JPH02226447A - コンピユータ・システムおよびその記憶装置アクセス方法 - Google Patents
コンピユータ・システムおよびその記憶装置アクセス方法Info
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- JPH02226447A JPH02226447A JP1324161A JP32416189A JPH02226447A JP H02226447 A JPH02226447 A JP H02226447A JP 1324161 A JP1324161 A JP 1324161A JP 32416189 A JP32416189 A JP 32416189A JP H02226447 A JPH02226447 A JP H02226447A
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- JP
- Japan
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- cache
- output
- access
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般にコンピュータ・システムに関し、具体
的にはキャッシュ記憶装置を含むコンピュータ・システ
ムに関する。
的にはキャッシュ記憶装置を含むコンピュータ・システ
ムに関する。
Ｂ、従来の技術
］ンピュータ・システムは、一般に記憶階層を定義する
いくつかの異なる記憶層を有する。これらの記憶層には
、通常中央演算処理装置内のレジスタ、主記憶装置、及
びディスク等の大容量記憶装置がある。これらの異なる
レベルの性能は、まったく異なっている。処理装置のレ
ジスタは主記憶装置よりもずっと高速であり、主記憶装
置は大容量記憶装置よりもアクセスが著しく高速である
。
いくつかの異なる記憶層を有する。これらの記憶層には
、通常中央演算処理装置内のレジスタ、主記憶装置、及
びディスク等の大容量記憶装置がある。これらの異なる
レベルの性能は、まったく異なっている。処理装置のレ
ジスタは主記憶装置よりもずっと高速であり、主記憶装
置は大容量記憶装置よりもアクセスが著しく高速である
。
システム性能を向上させるため、中央演算処理装置と主
記憶装置の間に、小型の高速記憶装置からなるキャッシ
ュがしばしば使用される。キャッシュは、コンピュータ
・プログラム内の参照の局在性現象を利用して、再使用
される可能性の高いデータを高速の記憶装置に記憶する
ものである。
記憶装置の間に、小型の高速記憶装置からなるキャッシ
ュがしばしば使用される。キャッシュは、コンピュータ
・プログラム内の参照の局在性現象を利用して、再使用
される可能性の高いデータを高速の記憶装置に記憶する
ものである。
中央演算処理装置と主記憶装置の間にキャッシュ記憶装
置を使用すると、主記憶装置を高速アクセスが可能なよ
うに設計することができる。キャッシュ記憶装置と主記
憶装置の間でのデータ転送は、キャッシュ記憶装置の設
計に依存する長さをもつブロック転送として実行される
。主記憶装置の設計は、ブロック・データ転送でこのこ
とを利用できるように最適化することができる。たとえ
ば、インターリーブ式記憶アクセスを主記憶装置に使用
することができる。
置を使用すると、主記憶装置を高速アクセスが可能なよ
うに設計することができる。キャッシュ記憶装置と主記
憶装置の間でのデータ転送は、キャッシュ記憶装置の設
計に依存する長さをもつブロック転送として実行される
。主記憶装置の設計は、ブロック・データ転送でこのこ
とを利用できるように最適化することができる。たとえ
ば、インターリーブ式記憶アクセスを主記憶装置に使用
することができる。
多くのシステムでは、入出力装置も主記憶装置にアクセ
スすることができる。この種のシステムでは、入出力装
置は一般にブロック・データ転送ができないので、主記
憶装置はブロック転送だけを支援するように設計するこ
とはできない。実際に、キーボードや入出力ボートなど
多くの入出力装置は、単一文字本位の装置である。
スすることができる。この種のシステムでは、入出力装
置は一般にブロック・データ転送ができないので、主記
憶装置はブロック転送だけを支援するように設計するこ
とはできない。実際に、キーボードや入出力ボートなど
多くの入出力装置は、単一文字本位の装置である。
中央演算処理装置と主記憶装置の間で使用される多くの
キャッシュの設計では入出力装置による使用が可能でな
く、システム全体の性能が悪影響を受けるので、入出力
装置はそのより低い性能レベルで主記憶装置にアクセス
しなければならない。
キャッシュの設計では入出力装置による使用が可能でな
く、システム全体の性能が悪影響を受けるので、入出力
装置はそのより低い性能レベルで主記憶装置にアクセス
しなければならない。
中央演算処理装置はいつでもそのキャッシュにあるデー
タに作用することができるが、入出力装置が主記憶装置
への読込みまたはそこからの書出しを行なっているとき
、キャッシュ・ミスが起こると、中央演算処理装置は待
たされる。
タに作用することができるが、入出力装置が主記憶装置
への読込みまたはそこからの書出しを行なっているとき
、キャッシュ・ミスが起こると、中央演算処理装置は待
たされる。
入出力装置による主記憶装置への効率的なアクセスがで
きるコンピュータ・システムが提供できるなら、それは
望ましいことである。また、中央演算処理装置の主記憶
装置へのアクセスの性能が、主記憶装置へのアクセス中
に入出力装置によって大幅に低下しないコンピュータ・
システムが提供できるなら、それも望ましいことである
。
きるコンピュータ・システムが提供できるなら、それは
望ましいことである。また、中央演算処理装置の主記憶
装置へのアクセスの性能が、主記憶装置へのアクセス中
に入出力装置によって大幅に低下しないコンピュータ・
システムが提供できるなら、それも望ましいことである
。
Ｃ０発明が解決しようとする課題
したがって、本発明の一目的は、入出力装置が主記憶装
置に効率的にアクセスできるコンピュータ・システムを
提供することにある。
置に効率的にアクセスできるコンピュータ・システムを
提供することにある。
本発明の他の目的は、中央演算処理装置の主記憶装置へ
のアクセスの性能が入出力アクセス中に大幅に低下しな
い、入出力装置による主記憶装置への効率的なアクセス
が可能な、コンピュータ・システムを提供することにあ
る。
のアクセスの性能が入出力アクセス中に大幅に低下しな
い、入出力装置による主記憶装置への効率的なアクセス
が可能な、コンピュータ・システムを提供することにあ
る。
本発明の他の目的は、中央演算処理装置と入出力装置が
共通の記憶装置にアクセスできる、上記のようなコンピ
ュータ・システムを提供することにある。
共通の記憶装置にアクセスできる、上記のようなコンピ
ュータ・システムを提供することにある。
０８課題を解決するための手段
したがって、本発明によれば、コンピュータ・システム
は、中央演算処理装置上主記憶装置と入出力装置を含む
。入出力装置と主記憶装置の間に入出力キャッシュがあ
り、入出力装置による主記憶装置へのアクセスはすべて
キャッシュを介して行なわれる。中央演算処理装置が、
入出力装置もアクセス２きる主記憶装置にアクセスする
場合、そうしたアクセスは入出力キャッシュを介して行
なわれる。
は、中央演算処理装置上主記憶装置と入出力装置を含む
。入出力装置と主記憶装置の間に入出力キャッシュがあ
り、入出力装置による主記憶装置へのアクセスはすべて
キャッシュを介して行なわれる。中央演算処理装置が、
入出力装置もアクセス２きる主記憶装置にアクセスする
場合、そうしたアクセスは入出力キャッシュを介して行
なわれる。
Ｅ、実施例
第１図を参照すると、コンピュータ・システム１０は中
央演算処理装置（ＣＰＵ）１２を含む。
央演算処理装置（ＣＰＵ）１２を含む。
中央演算処理装置１２には、ＣＰＵキャッシュ１４がア
ドレス信号線１６とデータ信号線１８を介して接続され
ている。ＣＰＵキャッシュ１４は、アドレス信号線２２
とデータ信号１ｉ１２４を介して主記憶装置２０に接続
されている。
ドレス信号線１６とデータ信号線１８を介して接続され
ている。ＣＰＵキャッシュ１４は、アドレス信号線２２
とデータ信号１ｉ１２４を介して主記憶装置２０に接続
されている。
主記憶装置２０は、ＣＰＵ非共用メモリ部分２６と入出
力非共用メモリ部分２７と共用メモリ部分２８に分かれ
ている。ＣＰＵ非共用メモリ２６と入出力非共用メモリ
２７と共用メモリ２８は物理的に別々のメモリでもよい
が、好ましい実施例では、それらは主記憶装置２０のア
ドレス空間の選択された部分にすぎない。主記憶装置２
０内の特定のページをある部分から別の部分に移すこと
ができる。たとえば、入出力装置が実行可能ファイルを
あるページにロードしている間は、そのページを入出力
非共用メモリ２７に置き、その後実行のためＣＰＵ非共
用メモリ２６に再割当てすることができる。共用メモリ
２８が連続している必要はない。仮想メモリ・システム
では、選択された仮想ページが一般に共用メモリ２８用
に留保される。仮想ページは物理メモリのどこにあって
もよいので、共用メモリ２８は一般に物理メモリ内に散
在する。ＣＰＵキャッシュ１４は、有効アドレス信号を
生成して共用メモリ２８に入れることができない。
力非共用メモリ部分２７と共用メモリ部分２８に分かれ
ている。ＣＰＵ非共用メモリ２６と入出力非共用メモリ
２７と共用メモリ２８は物理的に別々のメモリでもよい
が、好ましい実施例では、それらは主記憶装置２０のア
ドレス空間の選択された部分にすぎない。主記憶装置２
０内の特定のページをある部分から別の部分に移すこと
ができる。たとえば、入出力装置が実行可能ファイルを
あるページにロードしている間は、そのページを入出力
非共用メモリ２７に置き、その後実行のためＣＰＵ非共
用メモリ２６に再割当てすることができる。共用メモリ
２８が連続している必要はない。仮想メモリ・システム
では、選択された仮想ページが一般に共用メモリ２８用
に留保される。仮想ページは物理メモリのどこにあって
もよいので、共用メモリ２８は一般に物理メモリ内に散
在する。ＣＰＵキャッシュ１４は、有効アドレス信号を
生成して共用メモリ２８に入れることができない。
入出力キャッシュ３０は、アドレス信号線３２とデータ
信号線３４を介して中央演算処理装置１２に接続されて
いる。入出力キャッシュ３０は、アドレス線３６とデー
タ線３８を介して主記憶装置２０にも接続されている 入出力キャッシュ３０は、ＣＰＵ非共用メモリ２６をア
ドレスする有効アドレス信号を生成することができない
。入出力キャッシュ３０を介してアクセス可能な共用メ
モリ２８のアドレスは、中央演算処理装置１２または入
出力装置のどちらかによってアクセス可能な記憶位置と
して使用される。入出力非共用メモリ２７の位置は、入
出力装置だけがアクセスできる。ＣＰＵキャッシュ１４
及び入出力キャッシュ３０に対するアドレッシングの制
約のために、入出力装置は、共用メモリまたは入出力非
共用メモリ内のアドレス可能信号にしかアクセスできな
い。中央演算処理装置１２は、ＣＰＵ非共用メモリ２６
と共角メモリ２８にしかアクセスできない。
信号線３４を介して中央演算処理装置１２に接続されて
いる。入出力キャッシュ３０は、アドレス線３６とデー
タ線３８を介して主記憶装置２０にも接続されている 入出力キャッシュ３０は、ＣＰＵ非共用メモリ２６をア
ドレスする有効アドレス信号を生成することができない
。入出力キャッシュ３０を介してアクセス可能な共用メ
モリ２８のアドレスは、中央演算処理装置１２または入
出力装置のどちらかによってアクセス可能な記憶位置と
して使用される。入出力非共用メモリ２７の位置は、入
出力装置だけがアクセスできる。ＣＰＵキャッシュ１４
及び入出力キャッシュ３０に対するアドレッシングの制
約のために、入出力装置は、共用メモリまたは入出力非
共用メモリ内のアドレス可能信号にしかアクセスできな
い。中央演算処理装置１２は、ＣＰＵ非共用メモリ２６
と共角メモリ２８にしかアクセスできない。
アドレス・バッファ４０は、アドレス信号線３２をアド
レス・バス４４に接続する。データ・バッファ４２は、
データ信号線３４をデータ・バス４６に接続する。アド
レス・バス４４、データ・バス４６及び制御信号バス（
図示せず）が入出力バスを構成し、あらゆる入出力装置
はこのバスに接続される。第１図は、アドレス・バス４
４とデータ・バス４６に接続された入出力装置４８と５
０を示す。
レス・バス４４に接続する。データ・バッファ４２は、
データ信号線３４をデータ・バス４６に接続する。アド
レス・バス４４、データ・バス４６及び制御信号バス（
図示せず）が入出力バスを構成し、あらゆる入出力装置
はこのバスに接続される。第１図は、アドレス・バス４
４とデータ・バス４６に接続された入出力装置４８と５
０を示す。
入出力装置４８．５０は、入出力バス４４．４６に接続
され得る任意のタイプの入出力装置を表す。たとえば、
キーボード、ビデオ表示制御装置、直列及び並列入出力
ポート、大容量記憶制御装置、実時間マシン制御装置が
そうした装置に含まれる。
され得る任意のタイプの入出力装置を表す。たとえば、
キーボード、ビデオ表示制御装置、直列及び並列入出力
ポート、大容量記憶制御装置、実時間マシン制御装置が
そうした装置に含まれる。
一般に、中央演算処理装置１２と主記憶装置２０と２台
のキャッシュ１４．３０以外のコンピュータ・サブシス
テムは入出力装置と見なされる。
のキャッシュ１４．３０以外のコンピュータ・サブシス
テムは入出力装置と見なされる。
第２図は、第１図のシステムの動作を示す流れ図である
。中央演算処理装置１２によって実行される各命令につ
いて、命令フードが、その命令がメモリへのロードまた
は記憶動作かどうか決定する（ステップ６０）。その命
令がロードまたは記憶でない場合、それは通常通り実行
される（ステップ６２）。
。中央演算処理装置１２によって実行される各命令につ
いて、命令フードが、その命令がメモリへのロードまた
は記憶動作かどうか決定する（ステップ６０）。その命
令がロードまたは記憶でない場合、それは通常通り実行
される（ステップ６２）。
ロードまたは記憶動作である場合、次のステップで、ど
のメモリ領域がアクセスされるかを決定する（ステップ
６４）。記憶アドレスが、ＣＰＵ非共用メモリ２６への
アクセスであることを示している場合、その転送はＣＰ
Ｕキャッシュを介して行なわれる（ステップ６６）。記
憶アドレスが共用メモリ２８内の位置である場合、転送
は入出力キャッシュを介して行なわれる（ステップ６８
）。中央演算処理装置１２は、共用メモリ２８への記憶
アクセスをすべて入出力キャッシュ３０を介して行なう
ので、ＣＰＵキャッシュ１４と入出力キャッシュ３０の
間でキャッシュの整合性に関する問題は起こらない。キ
ャッシュ１４．３０は共通の記憶装置にアクセスしない
ので、キャッシュ１４と３０が同じ記憶装置に対して異
なる値を保持することは不可能である。
のメモリ領域がアクセスされるかを決定する（ステップ
６４）。記憶アドレスが、ＣＰＵ非共用メモリ２６への
アクセスであることを示している場合、その転送はＣＰ
Ｕキャッシュを介して行なわれる（ステップ６６）。記
憶アドレスが共用メモリ２８内の位置である場合、転送
は入出力キャッシュを介して行なわれる（ステップ６８
）。中央演算処理装置１２は、共用メモリ２８への記憶
アクセスをすべて入出力キャッシュ３０を介して行なう
ので、ＣＰＵキャッシュ１４と入出力キャッシュ３０の
間でキャッシュの整合性に関する問題は起こらない。キ
ャッシュ１４．３０は共通の記憶装置にアクセスしない
ので、キャッシュ１４と３０が同じ記憶装置に対して異
なる値を保持することは不可能である。
ステップ６４のテストで、動作が入出力ポートにアドレ
スされていると判定した場合、中央演算処理装置１２は
入出力バスを介する直接転送を行なう（ステップ７０）
。入出力ポートは、主記憶装置のアドレス空間とは異な
る独立したアドレス空間に存在する。独立した入出力ア
ドレス空間は、インテル社製の８０Ｘ８６フアミリー・
マイクロプロセッサを含めて、広く用いられているいく
つかのアーキテクチャで実施される。
スされていると判定した場合、中央演算処理装置１２は
入出力バスを介する直接転送を行なう（ステップ７０）
。入出力ポートは、主記憶装置のアドレス空間とは異な
る独立したアドレス空間に存在する。独立した入出力ア
ドレス空間は、インテル社製の８０Ｘ８６フアミリー・
マイクロプロセッサを含めて、広く用いられているいく
つかのアーキテクチャで実施される。
第２図の流れ図は、中央演算処理装置１２による記憶ア
クセスを示す。入出力装置が記憶アクセスを行なうとき
、ステップ６４でテストを行なって、そのアクセスが主
記憶装置２０内のある位置に対するものかそれとも入出
力ポートに対するものかを判定するだけでよい。転送が
入出力ポート宛または入出力ボートからのものである場
合、入出力バスを介して直接転送が行なわれ、共用メモ
リ及び入出力非共用メモリ２８の転送は入出力キャッシ
ュを介して行なわれる。
クセスを示す。入出力装置が記憶アクセスを行なうとき
、ステップ６４でテストを行なって、そのアクセスが主
記憶装置２０内のある位置に対するものかそれとも入出
力ポートに対するものかを判定するだけでよい。転送が
入出力ポート宛または入出力ボートからのものである場
合、入出力バスを介して直接転送が行なわれ、共用メモ
リ及び入出力非共用メモリ２８の転送は入出力キャッシ
ュを介して行なわれる。
上記のシステムは、いくつか重要な特徴をもつ。
主記憶装置２０はキャッシュ１４．３０のみを介してア
クセスされるので、それを高速ブロック転送ができるよ
うに最適化することができる。適切に設計された入出力
キャッシュ３０は、入出力装置ｔ４８．５０へのデータ
転送に対して、ＣＰＵキャッシュ１４が中央演算処理装
置１２への転送に対して与えるのと同じ種類の利益を与
える。入出力キャッシュ３０の好ましい実施例は、「入
出力キャッシュ（ＩＮＰＵＴｌｏＵＴＰＵＴ ＣＡＣ
ＨＥ）Ｊと題する同時係属の特許出願第号に詳しく記載
されている。
クセスされるので、それを高速ブロック転送ができるよ
うに最適化することができる。適切に設計された入出力
キャッシュ３０は、入出力装置ｔ４８．５０へのデータ
転送に対して、ＣＰＵキャッシュ１４が中央演算処理装
置１２への転送に対して与えるのと同じ種類の利益を与
える。入出力キャッシュ３０の好ましい実施例は、「入
出力キャッシュ（ＩＮＰＵＴｌｏＵＴＰＵＴ ＣＡＣ
ＨＥ）Ｊと題する同時係属の特許出願第号に詳しく記載
されている。
入出力キャッシュ３０を使用することのもう１つの利点
は、入出力装置と中央演算処理装置１２が並列に動作で
きることである。同時動作で衝突が起こるのは、中央演
算処理装置１２が入出力ポートに直接アクセスするとき
、中央演算処理装置１２が入出力キャッシュ３０を介し
て共用メモリ２８にアクセスするとき、あるいは中央演
算処理装置１４と入出力キャッシュの両方が同時に主記
憶装置！２０へのアクセスを試みるときだけである。
は、入出力装置と中央演算処理装置１２が並列に動作で
きることである。同時動作で衝突が起こるのは、中央演
算処理装置１２が入出力ポートに直接アクセスするとき
、中央演算処理装置１２が入出力キャッシュ３０を介し
て共用メモリ２８にアクセスするとき、あるいは中央演
算処理装置１４と入出力キャッシュの両方が同時に主記
憶装置！２０へのアクセスを試みるときだけである。
第１図は、本発明によるコンピュータ・システムの構成
図である。 第２図は、第１図のコンピュータ・システムの動作を示
す流れ図である。 １０・・・・コンピュータ・システム、１２・・・・中
央演算処理装置、１４・・・・ＣＰＵキャッシュ、２０
・・・・主記憶装置、２６・・・・ＣＰＵ非共用メモリ
、２７・・・・入出力非共用メモリ、２８・・・・共用
メモリ、３０・・・・入出力キャッシュ、４０・・・・
アドレス・バッファ、４２・・・・データ・バッファ、
４８．５０・・・・入出力装置。
図である。 第２図は、第１図のコンピュータ・システムの動作を示
す流れ図である。 １０・・・・コンピュータ・システム、１２・・・・中
央演算処理装置、１４・・・・ＣＰＵキャッシュ、２０
・・・・主記憶装置、２６・・・・ＣＰＵ非共用メモリ
、２７・・・・入出力非共用メモリ、２８・・・・共用
メモリ、３０・・・・入出力キャッシュ、４０・・・・
アドレス・バッファ、４２・・・・データ・バッファ、
４８．５０・・・・入出力装置。
Claims (2)
- （１）中央処理装置と主記憶装置と、少なくとも１つの
入出力装置と、上記入出力装置及び上記主記憶装置の間
に結合された入出力キャッシュとを有し、上記入出力装
置が上記入出力キャッシュを介して上記主記憶装置にア
クセスするようにしたことを特徴とするコンピュータ・
システム。 - （２）特許請求の範囲第１項のコンピュータ・システム
において、 アクセスすべき記憶位置が上記主記憶装置の共用部分に
あるか非共用部分にあるかを判別するステップと、 上記記憶位置が共用部分にあるときに、上記入出力キャ
ッシュを介して当該記憶位置にアクセスするステップと
を有することを特徴とする記憶装置アクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29777589A | 1989-01-13 | 1989-01-13 | |
| US297775 | 1989-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226447A true JPH02226447A (ja) | 1990-09-10 |
| JPH087663B2 JPH087663B2 (ja) | 1996-01-29 |
Family
ID=23147692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324161A Expired - Lifetime JPH087663B2 (ja) | 1989-01-13 | 1989-12-15 | コンピユータ・システムおよびその記憶装置アクセス方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0377969B1 (ja) |
| JP (1) | JPH087663B2 (ja) |
| DE (1) | DE68921332T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065850A (ja) * | 2004-07-28 | 2006-03-09 | Renesas Technology Corp | マイクロコンピュータ |
| JP2023142458A (ja) * | 2022-03-25 | 2023-10-05 | 株式会社日立製作所 | 制御装置及び制御システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547523A (en) * | 1978-09-28 | 1980-04-04 | Toshiba Corp | Input and output processing device |
| JPS58181133A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | 情報伝送方式 |
| JPS6368957A (ja) * | 1986-09-10 | 1988-03-28 | Fuji Electric Co Ltd | 情報処理装置におけるデ−タ転送方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4685082A (en) * | 1985-02-22 | 1987-08-04 | Wang Laboratories, Inc. | Simplified cache with automatic update |
-
1989
- 1989-12-11 EP EP89312895A patent/EP0377969B1/en not_active Expired - Lifetime
- 1989-12-11 DE DE68921332T patent/DE68921332T2/de not_active Expired - Fee Related
- 1989-12-15 JP JP1324161A patent/JPH087663B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547523A (en) * | 1978-09-28 | 1980-04-04 | Toshiba Corp | Input and output processing device |
| JPS58181133A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | 情報伝送方式 |
| JPS6368957A (ja) * | 1986-09-10 | 1988-03-28 | Fuji Electric Co Ltd | 情報処理装置におけるデ−タ転送方式 |
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| JP2006065850A (ja) * | 2004-07-28 | 2006-03-09 | Renesas Technology Corp | マイクロコンピュータ |
| JP2023142458A (ja) * | 2022-03-25 | 2023-10-05 | 株式会社日立製作所 | 制御装置及び制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0377969A2 (en) | 1990-07-18 |
| DE68921332D1 (de) | 1995-03-30 |
| JPH087663B2 (ja) | 1996-01-29 |
| DE68921332T2 (de) | 1995-08-10 |
| EP0377969B1 (en) | 1995-02-22 |
| EP0377969A3 (en) | 1991-03-20 |
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