JPH01118954A - コプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＣＰＵと密に結合されるコプロセッサに関し、
特に、オペランドデータの転送方式を改善して実行処理
の効率を向上させたコプロセッサに関する。

［従来の技術］ 情報処理装置においてＣＰＵの命令処理能力を向上させ
るために、ＣＰＵとは別の処理装置がＣＰＵと密に結合
され、本来ＣＰＵが行うべき処理の一部分を肩代わりす
るという構成が採られることがある。この別の処理装置
は、コプロセッサ（Ｃｏ　−ｐｒｏｃｅｓｓｏｒ）と呼
ばれ、ＣＰＵが有する命令の処理速度を向上させたり、
また、ＣＰＵが処理することができない命令処理（例え
ば、浮動小数点演算等）を実行するものである。

コプロセッサはあくまでＣＰＵの拡張のために使用され
るので、コプロセッサの操作がソフトウェアにより制御
されることはない。即ち、演算のためのデータの転送及
び操作のためのコマンドの転送が、入出力（Ｉｌｏ）装
置のようにソフトウェアによって制御されることはなく
、ｃｐｕがコプロセッサを必要とする命令を検知した場
合に。

ＣＰＵとコプロセッサとの間でのみデータの転送がなさ
れる。

第５図は浮動小数点演算を行うこの種の従来のコプロセ
ッサを使用した情報処理装置を示すブロック図である。

ＣＰＵＩ、メモリ２及びコプロセッサ３は共有データバ
ス４を介して接続されており、データの転送はＣＰＵＩ
とメモリ２との間及びＣＰＵＩとコプロセッサ３との間
においてなされる。バス制御回路５は、ＣＰＵＩから入
力されるデータ転送に係わる情報５ＴＡＴＵＳを解釈し
、メモリ２に対するリード／ライト信号ＭＳＴＢ及びコ
プロセッサ３に対するリード／ライト信号ＣＰＳＴＢを
発生する。

ＣＰＵＩは浮動小数点演算命令を実行することを検知す
ると、共有データバス４を介してメモリ２の浮動小数点
データをオペランドデータとしてＣＰＵＩの内部に読込
む。次に、ＣＰＵ１はコプロセッサ３に共有データバス
４を介してコマンドを転送し、演算を指定すると共に、
演算開始を指定する。そして、ＣＰＵＩの内部に読込ま
れているオペランドデータがコプロセッサ３に転送され
、コプロセッサ３によりオペランドデータの演算が開始
される。コプロセッサ３の演算が終了すると、演算結果
はコプロセッサ３からＣＰｔＪｌに転送され、次いで、
ＣＰＵＩがメモリ２に書込む。

なお、ＣＰＵＩが５ＴＡＴＵＳ信号を出力すると、バス
制御回路５がこの５ＴＡＴＵＳ信号を検知してコプロセ
ッサ３へ転送すべきオペランドデータがメモリ２からＣ
ＰＵＩに読込まれることを把握する。そこで、バス制御
回路５からメモリ２に対するり−ド／ライト信号ＭＳＴ
Ｂと、コプロセッサ３に対するライト／リード信号ＣＰ
ＳＴＢを同時に発生させることにより、ＣＰＵ、１を経
由することなくメモリ２からオペランドデータを直接コ
プロセッサ３に転送することができる。

第６図は従来のコプロセッサ３の構成を具体的に示すブ
ロック図である。共有データバス４は、命令レジスタ６
及びオペランドバッファ８に接続されている。ＣＰＵＩ
から共有データバス４及び命令レジスタ６を介して命令
デコードユニット７に転送されたコマンドは、命令デコ
ードユニット７において解析され、演算処理を行う命令
実行ユニット９に実行すべき処理が通知される。実行ユ
ニット９は、オペランドバッファ８に格納されたオペラ
ンドデータを使用して指定された演算処理を行う。

リード／ライト制御回路１０は、外部から指定されるバ
スサイクル情報ＲＤ、ＷＲ，ＣＤに基き、命令レジスタ
６及びオペランドバッファ８に対するストローブ信号を
発行すると共に、オペランドバッファ８に対する待合わ
せ制御を行う。

ここで、ＲＤ信号はコプロセッサ３に対するリードタイ
ミングを示し、ＷＲ傷信号ライトタイミングを示す、ま
た、ＣＤ信号はバスサイクルの種類を示し、ＣＤ＝０の
場合は命令レジスタ６に対するコマンドの転送を意味し
、ＣＤ＝１ならばオペランドバッファ８に対するオペラ
ンドデータの転送を意味する。また、ＤＲＱ信号は命令
実行ユニット９からオペランドバッファ８に対するデー
タの転送要求を示し、ＢＳＹ信号はオペランドパ・ｉノ
ア８に有効なオペランドデータが転送されていないこと
を示す信号である。

次に、従来のコプロセッサの演算処理の動作タイミング
について、第７図に示すタイミングチャート図を参照し
て説明する。タイミングＴｃにおいて命令レジスタ６に
コマンドが転送されると、命令デコードユニット７は命
令を解釈し、タイミングＴｅにおいて命令実行ユニット
９を起動する。

命令実行ユニット９において、ある程度処理が進みタイ
ミングＴｒｉに達すると、処理にはオペランドデータを
必要とするので、オペランドバッファ８に対するＤＲＱ
信号を発行する。リード／ライト制御回路１０のＢＳＹ
信号によりオペランドバッファ８には有効なオペランド
データが格納されていないことが示されているので、処
理はタイミングＴｏｌまで保留される。

タイミングＴｏｌにおいてオペランドバッファ８にオペ
ランドデータが転送されると、ＢＳＹ信号はインアクテ
ィブになり、命令実行ユニット９において保留されてい
た処理が続行される。再開された処理がタイミングＴｒ
２に達すると、再度、次のオペランドデータが必要にな
り、オペランドバッファ８にオペランドデータが転送さ
れるまで、すなわちタイミングＴｏ２まで処理が保留さ
れることになる。なお、第７図において、命令実行ユニ
ット９が実際に処理を行っている期間を斜線により示し
、処理が保留されている期間を空白により示している。

［発明が解決しようとする問題点］ しかしながら、従来のコプロセッサにおいては、第７図
に示すように、命令実行ユニット９の実行処理はオペラ
ンドバッファ８にオペランドデータが転送されてくるの
を待つ時間（ｔｌ＋ｔ２）だけ保留されるので、演算結
果を得るまでに余分な時間が生じてしまうという問題点
がある。

本発明はかかる問題点に鑑みてなされたものであって、
実行処理が保留される時間を解消して処理時間を短縮す
ることができるコプロセッサを提供することを目的とす
る。

［問題点を解決するための手段］ 本発明に係るコプロセッサは、１つのコマンドにより処
理されるべき全てのオペランドデータを格納するのに必
要な総ワード長を有する複数個のレジスタと、オペラン
ドデータが転送されてくる都度前記レジスタを順次選択
してそのオペランドデータを格納させる制御手段と、コ
マンドの入力により前記複数個のレジスタからオペラン
ドデータの転送を受け前記コマンドに基く命令を処理す
る命令実行ユニットと、を有し、コマンドが命令実行ユ
ニットに入力されるに先立ち、全てのオペランドデータ
を前記複数個のレジスタに格納しておくことを特徴とす
る。

［作用］ 制御手段はオペランドデータが転送されてくる都度レジ
スタを順次選択して、そのオペランドデータを格納する
。この複数個のレジスタは１つのコマンドにより処理さ
れるべき全てのオペランドデータを格納するのに必要な
総ワード長を有しており、制御手段により全てのオペラ
ンドデータが格納される。

そして、命令実行ユニットはコマンドを入力すると、前
記複数個のレジスタからオペランドデータの転送を受け
てコマンドに基き命令を処理する。

このように、命令実行ユニットが命令を処理する時点で
は、既に全てのオペランドデータが複数個のレジスタに
格納されているので、オペランドレジスタの未転送によ
る処理の保留は発生しない。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係るコプロセ
ッサを示すブロック図である。

８０ビツト長の浮動小数点データを格納する３個の３２
ビツトオペランドレジスタ１１，１２゜１３及び命令レ
ジスタ６が３２ビツトの共有データバス４に接続されて
いる。命令レジスタ６は共有データバス４を介して転送
されたコマンドを一旦保持し、これを命令デコードユニ
ット７に出力する。命令デコードユニット７は入力され
たコマンドを解析し、処理の内容を命令実行ユニット１
４へ通知する。命令実行ユニット１４においては、オペ
ランドレジスタ１１，１２．１３に格納されている８０
ビツトのオペランドデータを使用して指定された演算を
一括して処理する。

オペランドレジスタ制御回路１５は、外部かも指定され
るバスサイクル情報ＲＤ、ＷＲ，ＣＤに基き、命令レジ
スタ６及びオペランドレジスタ１１．１２．１３に対す
るストローブ信号を発行すると共に、オペランドレジス
タ１１．．１２゜１３に対する待合わせ制御を行う。

ここで、ＲＤ倍信号コプロセッサ３に対するリードタイ
ミングを示し、ＷＲ倍信号ライトタイミングを示す。ま
た、ＣＤ信号はバスサイクルの種類を示し、ＣＤ＝Ｏの
場合は命令レジスタ６に対するコマンドの転送を意味し
、ＣＤ＝１の場合はオペランドレジスタ１１，１２．１
３に対するオペランドデータの転送を意味する。

また、２ビツトのアドレス（Ａ）信号は、各オペランド
レジスタ１１．１２．１３を識別するための信号であり
、オペランドデータを転送するバスサイクルに同期して
入力される。アドレス（Ａ）信号が（ＯＯｂ）である場
合はオペランドレジスタ１１へ、（Ｏｌｂ）である場合
はオペランドレジスタ１２へ、（１０ｂ）である場合は
オペランドレジスタ１３に対してオペランドデータを転
送することを示す。

次に、このように構成されたコプロセッサの動作につい
て第２図の動作タイミング図を参照して説明する。タイ
ミングＴｏｌにおいて共有データバス４からアドレス（
Ａ）信号が（ＯＯｂ）である最初の３２ビツトオペラン
ドデータが転送されると、このデータがオペランドレジ
スタ１１に格納される０次に、タイミングＴｏ２におい
てアドレス（Ａ）信号が（Ｏｌｂ＞である２番目の３２
ビツトオペランドデータが転送されると、このデータが
オペランドレジスタ１２に、引き続いて、タイミングＴ
ｏ３においてアドレス（Ａ）信号が（１０ｂ）である３
番目の３２ビツトオペランドデータが転送されると、こ
のデータがオペランドレジスタ１３に格納される。処理
する浮動小数点データが８０ビツト長であるので、３番
目のバスサイクルにおいて転送される３２ビツトオペラ
ンドデータのうち上位１６ビツトは無効のデータである
。

更に、タイミングＴｃにおいて命令レジスタ６にコマン
ドが転送されると、命令デコードユニット７はコマンド
を解釈し、タイミングＴｅにおいて命令実行ユニット１
４に処理の開始を指示する。

命令実行ユニット１４が処理を開始し、例えば、タイミ
ングＴｒｉ、　Ｔｒ２．　Ｔｒ３においてオペランドデ
ータを必要とする場合、この８０ビツトの浮動小数点デ
ータの全てがオペランドレジスタ１１゜１２．１３に格
納されているので、オペランドレジスタ１１，１２．１
３は命令実行ユニット１４から８０ビツトのうちのいず
れの３２ビツトオペランドデータを要求されても、又は
、８０ビツトのデータの全てを同時に要求されても、オ
ペランドデータを命令実行ユニット１４に転送すること
ができる。このため、オペランドデータの未転送による
処理の保留は発生せず、命令実行ユニット１４は処理が
中断されることなく継続して演算処理することができる
。

なお、本実施例においては、タイミングの原点ＴＯから
命令実行ユニット１４が起動を始めるタイミングＴｅま
での期間は、命令実行ユニット１４は何らの処理もして
いないが、この期間を従前のコマンドに対する処理の期
間とオーバラップ−させることができるので、そうする
と、このタイミングＴｏからタイミングＴｅまでの非動
作時間がなくなり、有効に命令実行ユニット１４を使用
することができる。

また、本実施例においては、オペランドデータの転送順
序はオペランドレジスタ１１．１２゜１３に対応する順
番であったが、この順番に拘らず任意の順序で選択して
オペランドデータを転送することができることは勿論で
ある。

第３図は本発明の第２の実施例に係るコプロセッサを示
すブロック図である。第３図において第１図と同一物に
は同一符号を付して説明を省略する。オペランドレジス
タ制御回路１６がオペランドレジスタ１１．１２．１３
に対して発行するストローブ信号はインクリメンタ１７
及びデコーダ１８を介してオペランドレジスタ１１，１
２゜１３に入力される。オペランドレジスタ制御回路１
６にはＲＤ倍信号ＷＲ信号及びＣＤ信号が入力される。

インクリメンタ１７はオペランドレジスタ制御回路１６
に入力されるＷＲ信号が１、ＣＤ信号が０（命令レジス
タ６へのコマンド転送）になると、（ＯＯｂ）に初期化
される。そして、インクリメンタ１７はオペランドレジ
スタ１１．１２．１３へオペランドデータが転送される
と、それをＷＲ＝１及びＣＤ＝１により検知し、その内
容が＋１づつ更新される。

デコーダ１８は、オペランドレジスタ１１゜１２．１３
に対してオペランドデータが転送されると、インクリメ
ンタ１７の内容に従って各オペランドレジスタ１１．１
２．１３に対するライトストローブ信号を発生する。つ
まり、１回目のオペランドデータ転送時、インクリメン
タ１７は（００ｂ）であるので、デコーダ１８はオペラ
ンドレジスタ１１に対するライトストローブ信号を発生
する。このライトストローブ信号が発生すると、インク
リメンタ１７は直ちに１だけインクリメントされ、（Ｏ
ｌｂ）となる。

オペランドレジスタ１２に対するライトストローブ信号
は、インクリメンタ１７が＜０１ｂ）の場合、オペラン
ドレジスタ１３に対するライトストローブ信号は、イン
クリメンタ１７が（１０ｂ）の場合に夫々発行される。

このように、第２の実施例においては、オペランドデー
タの転送順序が予め固定されている場合には、外部から
アドレス情報を指定することなくオペランドレジスタ１
１，１２．１３にオペランドデータを転送することがで
きる。そして、第１の実施例と同様に、第２の実施例に
おいても、実行ユニット１４はデータの未転送によって
処理を中断することなく命令を連続して処理することが
できる。

第４図（ａ）は、第１の実施例においてＣＰＵがコプロ
セッサを必要とする命令の実行を行った場合のバスサイ
クルを示しており、第４図（ｂ）は第２の実施例による
場合のバスサイクルを示している。第２の実施例におい
ては、ＣＰＵＩがオペランドレジスタ１１，１２．１３
を選択するために、アドレス情報を指示する必要がない
ので、ＣＰＵＩ　（第５図参照）からコプロセッサに対
して発行されるオペランドデータ転送用のバスサイクル
を省略することができる。つまり、第１の実施例におい
ては、第４図（ａ）に示すように、コプロセッサが必要
とするオペランドデータは、メモリ２からのオペランド
データ読出し用のバスサイクルＢｍによって、−度ＣＰ
Ｕ内部に読込まれた後に、オペランドデータ転送用のバ
スサイクルＢｏ及びコマンド転送用のバスサイクルＢｃ
によりコプロセッサに転送されている。これに対して、
第２の実施例においては、第４図（ｂ）に示すように、
バスサイクルＢｍに同期してコプロセッサにオペランド
データの転送を行っており、バスサイクルＢｏを必要と
せず、より命令実行ユニット１４の使用効率（スルーブ
ツト）を向上させることができる。

［発明の効果］ 以上説明したように、本発明によれば、全てのオペラン
ドデータは制御手段により複数のレジスタに格納される
。そして、全オペランドデータは実行処理に先立ちレジ
スタに格納されるので、命令実行ユニットはオペランド
データ転送のための待合わせをすることなく命令を処理
することができ、処理時間が短縮され、実行処理の効率
が向上する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るコプロセッサを示
すブロック図、第２図は同じくこのコプロセッサの動作
を説明するためのタイミングチャート図、第３図は本発
明の第２の実施例に係るコプロセッサを示すブロック図
、第４図（ａ）。 （ｂ）はコプロセッサを接続した情報処理装置のデータ
バスの状態を示すタイミングチャート図、第５図はコプ
ロセッサを有する情報処理装置の構成を示すブロック図
、第６図は従来のコプロセッサを示すブロック図、第７
図はこの従来のコプロセッサの動作を説明するためのタ
イミングチャート図である。 １；ＣＰＵ、２；メモリ、３；コプロセッサ、４；共有
データバス、５；バス制御回路、６：命令レジスタ、７
；命令デコードユニット、８；オペランドバッファ、９
，１４：命令実行ユニット、１０；リード／ライト制御
回路、１１，１２゜１３；オペランドレジスタ、１５，
１６．オペランドレジスタ制御回路、１７；インクリメ
ンタ、１８；デコーダ

Claims (1)

【特許請求の範囲】
1. １つのコマンドにより処理されるべき全てのオペランド
   データを格納するのに必要な総ワード長を有する複数個
   のレジスタと、オペランドデータが転送されてくる都度
   前記レジスタを順次選択してそのオペランドデータを格
   納させる制御手段と、コマンドの入力により前記複数個
   のレジスタからオペランドデータの転送を受け前記コマ
   ンドに基く命令を処理する命令実行ユニットと、を有し
   、コマンドが命令実行ユニットに入力されるに先立ち、
   全てのオペランドデータを前記複数個のレジスタに格納
   しておくことを特徴とするコプロセッサ。