JPH0317135B2

JPH0317135B2 -

Info

Publication number: JPH0317135B2
Application number: JP59030061A
Authority: JP
Inventors: Tadashi Okamoto; Hiromasa Yamaoka; Kazuhiko Shimoyama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-02-20
Filing date: 1984-02-20
Publication date: 1991-03-07
Also published as: JPS60175146A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、プラントのプロセス制御に用いるプ
ログラマブル・コントローラに関し、特に、高速
高機能を必要とする制御に使用するに好適なプロ
グラマブル・コントローラの内部の制御方式に関
する。

〔発明の背景〕

プログラマブル・コントローラは、当所、簡単
なシーケンス制御からスタートした。しかし、最
近では、適用分野の拡大とともに、数値演算を高
速処理する必要性から、使用素子自体の高速化を
はじめとして、命令，データの先読みと命令実行
の並行処理方式が採用されるに至つている。とこ
ろが、制御対象の複雑化等に起因して、よりきめ
こまかな、並行処理の制御及び、１つの命令で複
数データを処理するような高機能処理の制御方式
が要望されている。

ここで、第１図に従来のプログラマブル・コン
トローラの一例を示す。まず、概略について述べ
る。このコントローラは、命令，データの先読み
を行なう制御方式を採用したものである。先読み
とは、現在実行中の演算において次に必要となる
命令，データを先行的に読み出しておくことであ
る。

第２図はこのコントローラにおいて使用する命
令のフオーマツトを示し、第１図中のプログラ
ム・メモリ１に格納されている。

第３図は、第２図の命令をさらにマイクロプロ
グラムで実行する場合の、マイクロ命令のフオー
マツトを示し、第１図中のマイクロプログラム・
メモリ８に格納されている。このマイクロ命令の
制御コドの内容は次の第１表の通りである。

第１表 102…プログラムカウンタ更新（＋１） 103…メモリアドレスレジスタ更新（＋１） 104…Ｄレジスタ書込み 105…書込データレジスタにデータをセツト 106…データ読出し開始 107…データ書込み開始 108…JMAP（次の命令を実行）次に、第４図に以上のコントローラ各部の動作
タイムチヤートを示してある。

この制御方式の大きな特徴は、命令の中にデー
タ先読む許可ビツト（以下、POFビツトと略
す。）を持つこと、また、構成上、プログラム・
メモリ１とデータ・メモリ２が独立に存在し、命
令レジスタとして第１命令レジスタ３、および第
２命令レジスタ４との２段設けてあり、第１命令
レジスタ３のアドレス部分がメモリ・アドレス・
レジスタ５に接続されている点である。

以下、動作上の特徴を説明る。第１図において
第２命令レジスタ４に格納されている命令は、命
令コーダ５で解読され、マイクロ・プログラム・
カウンタ７、マイクロプログラム・メモリ８を経
て演算回路９に与えられ、その命令に従つて演算
が実行される。このとき、次に実行する命令が第
１命令レジスタ３にすでに格納されており、
POFビツト１０１（第２図）が“１”の時、こ
の命令のデータ読み出し（つまり、データの先読
み）を行う。一方、プログラム・カウンタ６は、
現在実行している命令の次の次の命令の読み出し
を行なつている。そして、今実行中の命令が終り
次の命令の実行に移る時に、その命令データが読
み出しデータレジスタ１８に入り、また、読み出
し中であつた次の命令は、第１命令レジスタ３に
格納されている。

以上の動作のタイムチヤートを第４図に示して
ある。第４図において、Ａ，Ｂ，Ｃ……は、それ
ぞれ命令を示し、並行処理されていることがわか
る。

以上の方式において、プログラム・メモリ・イ
ンターフエイス回路１０、データ・メモリ・イン
ターフエイス回路１１、第１命令レジスタ３、第
２命令レジスタ４、演算回路９の各部の動作は、
全て、各命令の区切りを示すJMAP信号１０８に
同期して進めるため、回路及び考え方が単純であ
る利点がある。ここに、JMAP信号とはJUMP・
MAP信号の略であり、命令の特定ビツトをマイ
クロプログラムのアドレスに変換するためのもの
であり、先頭アドレスを指定して次の命令を実行
させる信号である。

さて、以上の方式においては、１つの命令で処
理するデータ数が１ケあるいは、固定の数である
ことが必要であり、１命令で任意のデータ数、例
えば、倍長演算が混在する場合等においては、処
理することができないという点で高速化が妨げら
れている。

次に、第１図のコントローラの構成の詳細を以
下に示しておく。先にも述べたように、プログラ
ム・メモリ１には第２図に示すようなプログラム
命令が格納されている。データ・メモリ２には演
算の対象となるデータが書込まれたり、読み出さ
れたりする。

プログラム・メモリ１から読み出された命令は
第１命令レジスタ３に格納され、次いで第２命令
レジスタ４に転送される。なお、この命令のフオ
ーマツトは第２図に示した通りであり、命令の種
数を示す命令コード部１１２、POF１０１、デ
ータ・アドレス１１３で構成される。POF１０
１は、データを読み出して加工する命令の場合
“１”、データを出力する命令の場合“０”とし、
“１”の命令に関しては、演算実行に先立つて、
データを先読みすることができる。

プログラム・メモリ１から命令を読み出す際の
アドレスは、プログラム・カウンタ６より与えら
れ、１命令終る毎に、プログラム・カウンタ更新
信号１０２を用いて、カウント・アツプする。ま
た、命令を読み出す際に、プログラム・メモリ１
とインターフエイスを取るプログラム・メモリ・
インターフエイス回路１０は、第４図の読み出し
タイミングを発生するものである。第４図の矢印
は、信号変化の順序を示す。このプログラム・メ
モリ・インターフエイス回路１０に、読み出し開
始の起動をかけるのがPFE（命令先読み開始）信
号１１４である。

命令デコーダ５は、命令レジスタ２段目に入つ
た命令コードを解読し、その命令を処理するため
のマイクロプログラムが格納されている先頭アド
レスを、マイクロプログラム・カウンタ７にセツ
トするものである。

マイクロプログラム・カウンタ７は、マイクロ
プログラムを順次実行するために、マイクロプロ
グラム・メモリ８に対し、実行すべきマイクロプ
ログラムのアドレスを与える。

マイクロプログラム・メモリ８は、マイクロ命
令（第３図）が呼び出されるたびに、第１表に定
義した内容、つまり、演算コード、次に実行する
マイクロプログラム・アドレス及び、１０２〜１
０８に示すように、ハードウエアを動作させる。

次に、演算回路９は、マイクロ命令の演算コー
ドに従つて、加減算を初めとする各種の演算を行
なうものである。演算回路９の内部は、アキユム
レータＡ９１，AL９２と演算用の一時的な用途
に用いるＴレジスタ９３、演算器９４と、演算結
果のキヤリーを一時的に記憶し、倍長語演算の桁
上げ等に用いるキヤリーフラグ９５から成つてい
る。演算回路９の外には、読み出しデータレジス
タ１８と演算回路９との間にＤレジスタ１２があ
り、データの受け渡しに用いる。内部データ・バ
ス１１５は、演算回路９とその周辺のレジスタ数
とのデータのやり取りの経路に用いる。データ・
メモリ２を読み書きする場合のアドレスは、メモ
リアドレス・レジスタ２１から与える。メモリ・
アドレス・レジスタ２１にアドレスをセツトする
手段として２通りあり、まず、第１に第１命令レ
ジスタ３のアドレス部を直接セツトするデータ先
読みの場合と、第２には演算回路９から与える場
合がある。以上の切替えはスイツチ１３によつて
行なわれ、データ先読みの条件、つまり、命令先
読み信号（PFE）１１４が与えられて命令レジ
スタ１段目３にセツトされた命令のPOF信号１
０１が“１”の時に、メモリ・アドレス・レジス
タ２１に命令レジスタ１段目３のアドレス部が直
接セツトされる。

読み出しデータ・レジスタ１８には、データ・
メモリから読み出されたデータがセツトされる。
セツトされるタイミングは、データ・メモリ２の
応答信号１１６が返された時点である。

書込データ・レジスタ１４には、データ・メモ
リ２へ書き込むデータをセツトして、データ・メ
モリ・インターフエイス回路１１を起動して、デ
ータ書込みを実行する。

データ・メモリ・インターフエイス回路１１
は、データの読み出しの時にも働き、第７図に示
すタイミングを発生する。

クロツク回路１５は、マイクロプログラムを実
行するためのクロツク信号１１７を発生する。

なお、特開昭50−24044号公報、特開昭55−
43604号公報にも命令の先読みに関する技術が記
載されているが、いずれのものでも命令の先読み
と内部演算を並行して行なうことができない。

〔発明の目的〕

本発明の目的は、命令およびデータの先読み処
理と内部演算処理とを並行して行なうことができ
るプログラマブル・コントローラを提供すること
にある。

〔発明の概要〕

上記目的を達成するために、本発明は、プログ
ラム・メモリに格納された命令およびデータ・メ
モリに格納された演算に必要なデータの先読みを
行いつつ前記命令に基づいてマイクロプログラム
より演算回路において演算を実行するプログラマ
ブル・コントローラにおいて、命令の先読みの実
行後に、先読みされた命令の読み出しに要する時
間を規定したタイミング信号を発生する第１タイ
ミング信号発生手段と、データの先読みの実行後
に、先読みされたデータの読み出しに要する時間
を規定したタイミング信号を発生する第２タイミ
ング信号発生手段と、前記各タイミング信号の発
生時前記演算回路に対する内部処理を指令する内
部処理指令手段と、前記各タイミング信号を受
け、各タイミング信号で規定された時間だけ前記
マイクロプログラムの進行を停止する制御手段を
備えたことを特徴とするプログラマブル・コント
ローラを構成したものである。

かかる本発明によれば、倍語長命令等の１つの
命令で、複数のデータを取扱う処理においても、
命令の先読み、データの先読み、複数データの読
み出し中においても、内部演算を並行して行なう
ことができ、従つて処理速度を向上させることが
できる。

〔発明の実施例〕

次に、本発明によるプログラマブル・コントロ
ーラの一実施例を図面に基づいて説明する。本発
明の実施例を第５図〜第１０図に示し、第１図〜
第４図と重複する部分には同一の符号を附してそ
の詳細な説明を省略する。

第５図において、従来のコントローラ（第１
図）と異なる主な部分を太線で示してある。すな
わち、この実施例において、従来のコントローラ
（第１図）の構成に加え、命令の先読みの実行後
に、先読みされた命令の読み出しに要する時間を
規定したタイミング信号（セツト信号１１１）を
発生すぐ第１タイミング信号発生手段と、データ
の先読みの実行後に、先読みされたデータの読み
出しに要する時間を規定したタイミング信号（セ
ツト信号１１０）を発生する第２タイミング信号
発生手段と、前記各タイミング信号の発生時演算
回路９に対する内部処理を指令する内部処理指令
手段とをマイクロプログラム８に設け、さらにプ
ログラム・メモリ１からの命令の先読み開始タイ
ミングおよび命令読み出し待ちタイミングと、デ
ータ・メモリ２からのデータの先読み開始タイミ
ングおよびデータ読み出し待ちタイミングとを
各々独立してマイクロプログラム・メモリ８から
のマイクロ命令（具体的にはセツト信号１１０，
１１１）により制御する手段を設けた点に特徴を
有する。

この制御手段は、プログラム・メモリ１または
データ・メモリ２と演算回路９との同期をとるた
めの命令同期フリツプ・フロツプ１６ならびにデ
ータ同期フリツプ・フロツプ１７と、これらの各
出力のNORをとるNOR回路１９と、このNOR
回路１９の出力によつてクロツク回路１５からマ
イクロプログラム・カウンタ７へのクロツク信号
１１７の送出を禁止するスイツチ２０とより構成
される。

本実施例（第５図）において、プログラム・メ
モリ１には、例えば第８図に示すようにプログラ
ムが格納されている。その命令仕様の例を次の第
２表に示す。

第２表命令仕様 (1) LDD（ロードダブル） D100番地のデータをALレジスタにセツトす
る。

D101番地のデータをAUレジスタにセツトす
る。

(2) ×2D（２倍のダブル） AL，AUレジスタの内容を２倍してAL，AU
にセツトする。

但し、AUレジスタのデータをALの上位桁
として扱う。

(3) SUBD（引算ダブル） AL，AUレジスタの内容からD300，D301番地
のデータを引きAL，AUレジスタにセツトす
る。

但し、AUレジスタ、D301番地のデータを上
位桁として扱う。

また、命令を読み出す場合のプログラム・メモ
リ・インターフエイス回路１０の読み出しタイミ
ングを第７図ａに示し、書込みタイミングを第７
図ｂに示す。第７図における矢印は信号変化の順
序を示している。

さらに、マイクロプログラム・メモリ８には、
第６図に示すフオーマツトのマイクロ命令が格納
されており、マイクロ命令が呼び出されるたび
に、次の第３表に定義した内容、つまり、演算コ
ード、次に実行するマイクロプログラム・アドレ
ス及び(1)〜(11)に示すように、ハードウエアを動作
させる。

第３表 102…プログラムカウンタ更新（＋１）〔（PC）＋１→PC〕 103…メモリアドレスレジスタ更新（＋１）〔（MAR）＋１→MAR〕 104…Ｄレジスタ書込み〔（RDR）→Ｄ〕 105…書込データレジスタにデータをセツト 109…DFE（データ先読み開始）〔DFE〕 106…データ読み出し開始〔Read〕 107…データ書込開始 110…データ同期フリツプ・フロツプのセツト
〔DWRQ〕 111…命令同期フリツプ・フロツプのセツト〔PWRQ〕 108…JMAP（次の命令を実行）〔JMAP〕 114…PFE（命令先読み開始）〔PFE〕 RDR：読み出しデータレジスタ次に動作を説明する。命令同期フリツプ・フロ
ツプ１６は次のように動作する。まず、マイクロ
プログラム・メモリ８から命令先読み開始信号
（PFE）１１４がプログラム・メモリ・インター
フエイス回路１０に与えられて先読みを実行して
いる状態において、マイクロ・プログラム・メモ
リ８からセツト信号（PWRQ）１１１が命令同
期フリツプ・フロツプ１６に与えられると、この
命令同期フリツプ・フロツプ１６がセツトされ、
NOR回路１９を通じてスイツチ２０が開き、ク
ロツク回路１５からのクロツク信号１１７がプロ
グラム・メモリ１からの命令の読み出しが終了す
るまで禁止されてマイクロプログラムが待ち状態
となる。データ同期フリツプ・フロツプ１７の動
作も同様に、データ・メモリ・インターフエイス
回路１１が、データ先読み開始信号（DFE）１
０９あるいは、データ読み出し開始信号１０６で
起動された状態で、データ同期フリツプ・フロツ
プのセツト信号（DWRQ）１１０を与えると、
データの読み出しが終るまでクロツク信号１１７
が禁止されてマイクロプログラムが待ち状態とな
る。

次に、第８図に示すプログラムの例により、動
作を説明する。このプログラム（第８図）に記述
している命令LDD，2D，SUBDの仕様は第２表
に示す通りであり、さらに各命令を実行するため
のマイクロプログラム例を第９図に示す。第９図
におけるニモニツク（mnemonic）は、第６図に
おいてマイクロプログラムの動作定義とともに
（）で示しているものである。

ここで、（）の内容、例えば、（Ｄ）は「Ｄ
レジスタの内容」の意味を示し、→は、データの
転送方向を示している。第９図において、マイク
ロプログラム・アドレスが各命令でとびとびにな
つているのは、命令毎にマイクロプログラムさ
れ、決まつたアドレスに格納されているためであ
り、実行する時に命令から命令へのつながりは
JMAPで、命令デコーダ５とマイクロプログラ
ム・カウンタ７で行う。なお、第９図において、
点線で囲んだ部分は先読みを行い、演算と並行し
て処理していることを示している。このプログラ
ム例を実行した場合のタイムチヤートを第１０図
に示。

第１０図において、時間T₅〜T₁₃は、LDD命令
を実行している時間帯を示し、２語目のデータの
読み出し起動がT₆であり、T₇〜T₉で読み出しが
終るまで待つている状態を示している。この場合
は、並行処理が行なわれていないが、T₁₀〜T₁₃
では、次の次の命令であるSUBD命令の読み出し
と、内部処理であるAUへのデータのセツト動作
を並行処理しているのが分る。すなわち、SUBD
命令の先読みが終了するまで演算回路９の内部処
理として、（RDR）→Ｄの処理が行なわれる。更
にT₁₄〜T₁₇においては2D命令の実行であり、こ
の場合は、命令先読み、データ先読みタイミング
がT₁₄と早い時期に行なうことができるために
T₁₄〜T₁₆の演算をした後、T₁₇で同期をとるた
め、メモリに対する待ち時間が短かく、効率の良
い並行処理を行なつていることが分る。

このように、命令，データの先読みと命令実行
の並行処理をきめこまかに制御することにより、
複数データを処理する命令の並行処理を行なうこ
とができる。

〔発明の効果〕

本発明によれば、命令およびデータの先読み処
理と演算回路の内部処理とを並行して実行できる
ため、処理速度の向上に寄与することができる。

【図面の簡単な説明】

第１図は従来のプログラマブル・コントローラ
の例を示すブロツク図、第２図はプログラム・メ
モリから出力される命令フオーマツトの例を示す
説明図、第３図は従来使用されたマイクロ命令フ
オーマツトの例を示す説明図、第４図は従来のプ
ログラマブル・コントローラの動作を示すタイム
チヤート、第５図は本発明によるプログラマブ
ル・コントローラの実施例を示すブロツク図、第
６図は本発明において用いられるマイクロ命令の
フオーマツトを示す説明図、第７図はインターフ
エイスの動作を示すタイムチヤート、第８図はプ
ログラム・メモリに格納されているプログラムの
例を示す説明図、第９図は本発明におけるマイク
ロプログラムの内容の例を示す説明図、第１０図
は第８図のプログラムを実行した場合の動作を示
すタイムチヤートである。１…プログラム・メモリ、２…データ・メモ
リ、３…第１命令レジスタ、４…第２命令レジス
タ、５…命令デコーダ、６…プログラム・カウン
タ、７…マイクロプログラム・カウンタ、８…マ
イクロプログラム・メモリ、９…演算回路、１０
…プログラム・メモリ・インターフエイス回路、
１１…データ・メモリ・インターフエイス回路、
１４…書込データ・レジスタ、１５…クロツク回
路、１６…命令同期フリツプ・フロツプ、１７…
データ同期フリツプ・フロツプ、１８…読み出し
データ・レジスタ、１９…NOR回路、２０…ス
イツチ。

Claims

【特許請求の範囲】

１プログラム・メモリに格納された命令および
データ・メモリに格納された演算に必要なデータ
の先読みを行いつつ前記命令に基づいてマイクロ
プログラムより演算回路において演算を実行する
プログラマブル・コントローラにおいて、命令の
先読みの実行後に、先読みされた命令の読み出し
に要する時間を規定したタイミング信号を発生す
る第１タイミング信号発生手段と、データの先読
みの実行後に、先読みされたデータの読み出しに
要する時間を規定したタイミング信号を発生する
第２タイミング信号発生手段と、前記各タイミン
グ信号の発生時前記演算回路に対する内部処理を
指令する内部処理指令手段と、前記各タイミング
信号を受け、各タイミング信号で規定された時間
だけ前記マイクロプログラムの進行を停止する制
御手段を備えたことを特徴とするプログラマブ
ル・コントローラ。