JPH011193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特にそのメモリアレイのビ
ット線を選択するためのビット線選択デコーダの改良に
関するものである。

〔従来の技術〕

第３図は従来の半導体記憶装置の一例である０Ｍ０８回
路を用いたＲＯＭにおけるメモリアレイからセンスアン
プまでの構成を示す回路図であり、図において１はメモ
リアレイで、ＮチャネルＭＯＳトランジスタから成るメ
モリトランジスタＱ１が複数列（第３図では１列のみ図
示する）配列され、これらのゲートにはメモリゲート選
択デコード入力Ｘが与えられる。２はメモリアレイ１の
ビット線を選択するためのビット線選択デコーダで、Ｎ
チャネルＭｏＳトランジスタから成るスイッチングトラ
ンジスタＱ２を複数個直列に接続して形成された複数の
分路がメモリアレイ１の各ビット線つまり各メモリトラ
ンジスタＱ１のトレインに接続されるとともに、各スイ
ッチングトランジスタＱ２のゲートにはビット線選択デ
コード入力Ｙ　　、Ｙ　　、Ｙ　　、Ｙ２がそれぞれ与
えられる。

３はメモリアレイ１の周辺回路であるセンスアンプであ
って、ＰチャネルＭＯＳトランジスタＱ３゜Ｑ　とＮチ
ャネルＭＯＳトランジスタＱ、Ｑ６゜Ｑ７からなり、コ
モンビット１４を通じてビット線選択デコーダ２に接続
されている。そして、このセンスアンプ３の出力側には
ＮチャネルＭＯＳトランジスタＱ８とＰチャネルＭＯＳ
トランジスタＱ９からなるインバータ５が接続され、セ
ンスアンプ３に入力されるチップイネーブル信号ＣＥに
基づきコモンビット線４の電圧レベルに応じたセンスア
ンプ出力をインバータ５を介して出力するように構成さ
れている。

なお、メモリアレイ１のそれぞれのメモリトランジスタ
Ｑ　の閾値電圧ｖｔｈの設定は、周知のように、マスク
ＲＯＭの場合ではメモリトランジスタＱ１のうち所望の
ものに選択的にイオン注入することによって行なわれ、
またＥＰＲＯＭ、ＥＥＰＲＯＭの場合ではメモリトラン
ジスタＱ１に電子を注入するか否かによって行なわれる
。またメモリトランジスタＱ１を除く周辺回路を構成す
るＭＯＳ　ｌ−ランジスタは、製造プロセスを簡単にす
るために各チャネル形ごとに共通の閾値電圧■ｔｈを設
定するのが一般的であり、上記の従来の半導体記憶装置
の場合にも、ビット線選択デコーダ２を構成するＮチャ
ネルＭＯ８ｔ−ランジスタＱ２および周辺回路であるセ
ンスアンプ３におけるＮチャンネルＭＯＳトランジスタ
Ｑ５．Ｑ６．Ｑ７は共通の閾値電圧ｖｔｈ１．：設定さ
れ、Ｎチャネル注入が１度で済むようにされている。

従来の半導体記憶装置は上記のように構成され、ビット
線選択デコード人力Ｙ１．Ｙ１．Ｙ２　。

Ｙ２の信号レベルに応じてビット線選択デコーダ２のス
イッチングトランジスタＱ２が選択的にオンし、このと
きのビット線選択デコード入力Ｙ１゜メモリアレイ１の
１つのメモＩＪ、トランジスタＱ１のドレイン）とコモ
ンビット線４とが電気的に接続される。例えばＹ　　＝
Ｙ２＝Ｌ、Ｙ１＝Ｙ２＝Ｈの場合、コモンビット線４は
メモリアレイ１中の右端のメモリトランジスタＱ１Ａの
ビット線のみに接続されることになる。一方、メモリト
ランジスタＱ１のゲートにはメモリゲート選択デコード
入力ＸとしてＨ”レベルのゲート電圧が選択的に入力さ
れる。そこで、メモリアレイ１中の選択されたメそリト
ランジスタＱ　の閾ｆｌｆｆｉ圧ＶｔｈがＡ 上記のゲート電圧よりも低い場合には、メモリトランジ
スタＱ１Ａはオンとなり、コモンビット線４からグラン
ドにかけて放電経路が形成される。逆に選択されたメモ
リトランジスタＱ１Ａの閾値電圧Ｖｔｈがメモリゲート
選択デコード入力Ｘとして与えられるゲート電圧よりも
高い場合には、メモリトランジスタＱ７Ａはオフとなり
、コモンビット線４とグランドの間は遮断される。この
ため、メモリアレイ１のメモリトランジスタＱ１のオン
およびオフはそれぞれコモンビット線４での電圧の１１
１１１レベルおよび’　Ｉ−１”レベルに対応する。そ
して、チップイネーブル信＠ＣＥは動作時に“Ｉ　Ｈｌ
”レベル、待機時にＬ”レベルとなり、動作時には上記
したコモンビット線４の電位がセンスアンプ出力として
取り出され、インバータ５を介して出力される。

〔発明が解決しようとする問題点］ 従来の半導体記憶装置はメモリアレイ１からその周辺回
路であるセンスアンプ３までの回路を構成する各ＭＯＳ
トランジスタの閾値電圧Ｖｔｈが上述のように設定され
ているので、メモリアレイ１のメモリトランジスタＱ１
がオンとなりコモンビット線４からグランドに放電が行
なわれる場合に、放電経路の負荷が大きくなり、メモリ
トランジスタＱ１がオフとなる場合と比較するとアクセ
スタイムに相当の遅れが生じるという問題点があった。

例えばビット線選択デコーダ２のスイッチングトランジ
スタＱ２において、Ｗ／Ｌ＝１０μｍ／２μ汎程度（た
だしＷはチャネル幅、Ｌはチャネル長）、閾値電圧Ｖｔ
ｈ＝０．５■とするとスイッチングトランジスタ０２１
つのオン抵抗は約７５０Ωとなる。Ｍ（メガ）ビット級
の人容母記憶装置の場合、ビット線選択デコーダ２の段
数が大幅に増大するので、上記したアクセスタイムの遅
れはさらに大きくなる。メモリアレイ１でのメモリトラ
ンジスタＱ１のＸ方向とＹ方向の配置やセンスアンプ３
の数などによっても異なるが、一般的にＭ（メガ）ビッ
ト級の記憶装置ではビット線選択デコーダ２に３〜６段
のスイッチングトランジスタＱ２が用いられる。

第４図はビット線選択デコーダ２のスイッチングトラン
ジスタＱ２において、閾値電圧ｖ　、ｈ＝　ｉ　。

ＯＶ、オン抵抗＝１．５にΩとした場合に、メモリアレ
イ１のメモリトランジスタＱ１がオフからオンに切り替
わるときのセンスアンプ出力の波形図であり、図におい
て最も左側の波形はビット線選択デコーダ２におけるス
イッチングトランジスタＱ２が１段の場合で、その段数
が１段ずつ増加するにつれて波形が順次右側ヘシフトし
て行く様子が示されている。同図における時間軸の原点
はメモリトランジスタＱ１がオンとなる時点を示す。

図から明らかなように、スイッチングトランジスタＱ２
の段数が増加するのに比例してアクセスタイムが遅れ、
またＬ　”レベルも浮き上がっている。

センスアンプ出力の波形の“°Ｌ”レベルの浮上りは次
のようにして起る。すなわち、コモンビット線４の電圧
レベルはセンスアンプ３の抵抗弁とビット線選択デコー
ダ２からメモリアレイ１までの抵抗弁との抵抗分割によ
って決まるので、メモリアレイ１のメモリトランジスタ
Ｑ１をオンさせた場合、ごツール線選択デ」−ダ２の抵
抗が大きいほどコモンビット線４の電圧レベルはグラン
ドに比べて浮き上がることになる。このようにしてコモ
ンビット線４の電圧レベル（”　Ｌ　”レベル）が浮き
上がると、センスアンプ３のＭＯＳトランジスタＱ、Ｑ
７にバックゲート効果がかかり、またＭＯＳトランジス
タＱ５もオンぎみとなりノードＡのレベルが低下する。

このためＭＯＳトランジスタＱ６．Ｑ７はオンしにくく
なり、とくにＭＯＳトランジスタＱ７の抵抗が増加しセ
ンスアンプ出力の“Ｌ″ルベル浮き上がることになる。

このようにセンスアンプ出力の“′Ｌ゛ルベルが浮き上
がると、センスアンプ３の次段のインバータ５において
、Ｌ　１１レベルと判定するための閾値を上げ、プロセ
ス変動や使用中の電圧変動に対し誤動作しないように対
策を立てる必要がある。

そのためには第５図に示すインバータ５の入出力特性を
図中に矢印で示す方向に十分シフトすればよいが、イン
バータ５のドライバ用ＭＯＳトランジスタＱ９の抵抗を
大きくしてシフトを行なおうとすると、それに伴って出
力の“Ｌ″レベルまた浮き上がり、さらに動作速度も遅
れることになる。

この発明は、このような問題点を解消するためになされ
たもので、大記憶容量の場合にもアクセスタイムの遅れ
が小さく、高速動作の可能な半導体記憶装置を得ること
を目的とする。

〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数のスイッングト
ランジスタを直列に接続して形成されメモリアレイのビ
ット線を選択する複数の分路を有するビット線選択デコ
ーダと、該ビット線選択デコーダを介して前記メモリア
レイに接続された周辺回路とを備え、ビット線選択デコ
ーダのスイッチングトランジスタの閾値電圧を０Ｖより
も高く、かつ周辺回路のトランジスタの閾値電圧よりも
低く設定したものである。

（作用〕 この発明においては、ビット線選択デコーダのスイッチ
ングトランジスタの閾値電圧が周辺回路のトランジスタ
の閾値電圧よりも低く設定されているので、それらのオ
ン抵抗が小さくなり、ビット線選択デコーダのスイッチ
ングトランジスタの段数が増大する人容最の記憶装置の
場合でも、メモリアレイのメモリトランジスタがオンの
ときのビット線選択デコーダを介する放電経路の負荷が
小さくなる。

〔実施例〕

第１図はこの発明の一実施例を示す回路図であり、メモ
リアレイ１．ビット線選択デコーダ２゜センスアンプ３
．インバータ５の各回路部およびそれらの間の接続、構
成は従来の半導体記憶装置と同一である。

とくにこの半導体記憶装置では、ビット線選択デコーダ
２のスイッチングトランジスタＱ２の閾１直電圧Ｖｔｈ
が、Ｏｖよりも高く、センスアンプ３などの周辺回路に
用いられるＮチャネルＭＯＳトランジスタの閾値電圧Ｖ
ｔｈよりも低い値に設定されている。図において＊は、
ビット線選択デコーダ２のスイッチングトランジスタＱ
２が低閾値電圧Ｖｔｈであることを示している。

このようにビット線選択デコーダ２のスイッチングトラ
ンジスタＱ２の閾値電圧■ｔｈを他のＮチャネルＭＯＳ
トランジスタのそれより低く設定するのに、従来の場合
よりイオン注入工程が１工程追加される。すなわち不純
物（一般にボロン）のイオン注入工程は、スイッチング
トランジスタＱ２のＮチャネル注入工程と周辺回路のＭ
ＯＳトランジスタのＮチャネル注入工程とに分けて行な
われ、スイッチングトランジスタＱ２のＮチャネル注入
については少ない注入量で行なわれる。

この半導体記憶装置は上記のようにビット線選択デコー
ダ２のスイッチングトランジスタＱ２の閾値電圧Ｖｔｈ
が周辺回路のＮチャネルＭＯＳトランジスタより低く設
定されているため、メモリアレイ１のメモリトランジス
タＱ１がオンとなってコモンビット線４からグランドに
放電が行なわれるときのビット線選択デコーダ２におけ
るスイッチングトランジスタＱ２のオン抵抗が従来例（
従来ではスイッチングトランジスタＱ２の悶１直電圧Ｖ
ｔｈは一般的に０．５〜１．ＯＶ）に比べて小さくなり
、放電経路の負荷が低減されることになる。

すなわち、例えばスイッチングトランジスタＱ２の閾値
電圧Ｖｔｈ＝１．ＯＶの従来例ではそのオン抵抗が１．
５にΩであるのに対し、この半導体記憶装置でスイッチ
ングトランジスタＱ２の閾値電圧Ｖ、ｈ＝０．５Ｖ（７
）場合ソノオン抵抗はｏ、７５にΩ、閾値電圧Ｖｔｈ＝
０．２ｖの場合そのオン抵抗は０．３にΩとなる。

オン抵抗を小さくするには、スイッチングトランジスタ
Ｑ２の閾値電圧■ｔｈをできるだけＯｖに近づければよ
いが、ゲート電圧がＯＶのときにこのスイッチングトラ
ンジスタＱ２にリーク電流が生じるのではスイッチング
機能を果せなくなるので、このような点を考慮してその
閾値電圧Ｖｔｈは０．２〜０．５Ｖ程度に設定するのが
好適である。

第２図はビット線選択デコーダ２のスイッチングトラン
ジスタＱ　において°、閾値電圧ｖ　ｔｈ＝ｏ　。

４Ｖとし、オン抵抗＝０．６にΩと想定した場合に、メ
モリアレイ１のメモリトランジスタＱ１がオフからオン
に切り替わるときのセンスアンプ出力の波形図であり、
図において最も左側の波形はビット線選択デコーダ２の
スイッチングトランジスタＱ２が１段の場合で、その段
数が１段ずつ増加するにつれ波形が順次右側ヘシフトし
て行く様子が示されている。図から明らかなように、第
４図に示す従来例の場合に比べて全体的にアクセスタイ
ムが速く、またビット線選択デコーダ２のスイッチング
トランジスタＱ２の段数が増加してもアクセスタイムに
大きな差が生じず、センスアンプ出力のＬ　１ルベルも
さほど大きく浮き上がらない。

なお上記の実施例ではＲＯＭの場合について説明したが
、ＲＡＭやその他の半導体記憶装置に適用しても同様の
効果を得ることができるのはいうまでもない。

〔発明の効果〕

この発明は以上説明したとおり、ビット線選択デコーダ
のスイッチングトランジスタの閾値電圧を周辺回路のト
ランジスタよりも低くして、できるだけオン抵抗を下げ
ビット線選択デコーダからグランドまでの放電経路の負
荷を軽減したので、アクセスタイムが速くなり、ビット
線選択デコーダのスイッチングトランジスタが多段にわ
たる大容量の半導体記憶装置の場合でも高速動作が可能
になる。またセンスアンプ出力の“Ｌ″レベル浮上がり
が小さく抑えられるので、次段回路のレシオ決定（例え
ばインバータ５のロードトランジスタＱ８とドライバト
ランジスタＱ９のＷ／Ｌの比の決定）が容易になり、プ
ロセス変動や電源電圧変動に対して十分なマージンを持
たせることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はそ
の回路におけるセンスアンプ出力を示す波形図、第３図
は従来の半導体記憶装置を示す回路図、第４図はその回
路におけるセンスアンプ出力を示す波形図、第５図はイ
ンバータの人出力持性図である。 図において１はメモリアレイ、２はピット線選択デコー
ダ、３はセンスアンプ、４はコモンビット線、Ｑｌはメ
モリトランジスタ、Ｑｌはスイッチングトランジスタ、
０５〜Ｑ７はＮチャネルＭＯＳトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のスイッチングトランジスタを直列に接続し
   て形成されメモリアレイのビット線を選択する複数の分
   路を有するビット線選択デコーダと、該ビット線選択デ
   コーダを介して前記メモリアレイに接続された周辺回路
   とを備えた半導体記憶装置において、前記ビット線選択
   デコーダのスイッチングトランジスタの閾値電圧を０Ｖ
   よりも高く、かつ前記周辺回路のトランジスタの閾値電
   圧よりも低く設定したことを特徴とする半導体記憶装置
   。