JPH011194A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明は半導体記憶装置、特にそのメモリアレイのビ
ット線を選択するためのビット線選択デコーダの改良に
関するものである。

〔従来の技術〕

第４図は従来の半導体記憶装置の一例である０Ｍ０８回
路を用いたＲＯＭにおけるメモリアレイからセンスアン
プまでの構成を示す回路図であり、図において１はメモ
リアレイで、ＮチャネルＭＯＳトランジスタから成るメ
モリトランジスタＱ１が複数列（第４図では１列のみ図
示する）配列され、これらのゲートにはメモリゲート選
択デコード入力Ｘが与えられる。２はメモリアレイ１の
ビット線を選択するためのビット線選択デコーダで、Ｎ
チャネルＭＯＳトランジスタから成るスイッチングトラ
ンジスタＱ２を複数個直列に接続して形成された複数の
分路がメモリアレイ１の各ビット線つまり各メモリトラ
ンジスタＱ１のトレインに接続されるとともに、各スイ
ッチングトランジスＹ１．Ｙ１．Ｙ２．Ｙ２がそれぞれ
与えられる。

３はメモリアレイ１の周辺回路であるセンスアンプであ
って、ＰチャネルＭＯＳトランジスタＱ３゜Ｑ４とＮチ
ャネルＭＯＳトランジスタＱ５．Ｑ６゜Ｑ７からなり、
コモンビット線４を通じてビット線選択デコーダ２に接
続されている。そして、このセンスアンプ３の出力側に
はＮチャネルＭＯＳトランジスタＱ８とＰチャネルＭＯ
ＳトランジスタＱ９からなるインバータ５が接続され、
センスアンプ３に入力されるチップイネーブル信号ＣＥ
に基づきコモンビット線４の電圧レベルに応じたセンス
アンプ出力をインバータ５を介して出力するように構成
されている。

なお、メモリアレイ１のそれぞれのメモリトランジスタ
Ｑ１の閾値電圧ｖｔｈの設定は、周知のように、マスク
ＲＯＭの場合ではメモリトランジスタＱ、のうち所望の
ものに選択的にイオン注入することによって行なわれ、
またＥＰＲＯＭ、ＥＥＰＲＯＭの場合ではメモリトラン
ジスタＱ１に電子を注入するか否かによって行なわれる
。

また、一般に、メモリアレイ１で用いられるメモリトラ
ンジスタＱ１と、メモリアレイ１を除くビット線選択デ
コーダ２やセンスアンプ３などの周辺回路で用いられる
ＭＯＳトランジスタ０２〜Ｑ９とでは、ソース・ドレイ
ン間隔（以下ゲート幅という）の異なるものが用いられ
る。例えば４Ｍ（メガ）ビットマスクＲＯＭについて言
えば、周辺回路に用いられるＭＯＳトランジスタのゲー
ト幅が１．５μｍであるのに対し、メモリアレイで用い
られるメモリトランジスタＱ１のゲート幅は０．８〜１
．２μ雇である。このようにメモリアレイと周辺回路と
でＭＯＳ　？−ランジスタのゲート幅を異ならせる理由
は、第１にはメモリアレイのメモリトランジスタＱ１に
かかるトレイン電圧がセンスアンプ３からビット線選択
デコニダ２を経てドロップされた０、５〜１．５Ｍ程度
の低電圧で、高いソース・ドレイン耐圧を必要としない
からであり、第２にはメモリアレイ１を小さくして高集
積化をはかるためであり、第３にはメモリアレイ１のメ
モリトランジスタＱ１の電流駆動能力ｇｍを上げるため
である。

従来の半導体記憶装置は上記のように構成され、ビット
線選択デコード人力Ｙ１．Ｙ１．Ｙ２゜Ｙ２の信号レベ
ルに応じてビット線選択デコーダ２のスイッチングトラ
ンジスタＱ２が選択的にオＹ１．Ｙ２．Ｙ２に対応する
ビット線（すなわちメモリアレイ１の１つのメモリトラ
ンジスタＱ１のドレイン）とコモンビット線４とが電気
的に接続される。例えばＹ　　＝Ｙ２＝Ｌ、Ｙ１＝Ｙ２
＝Ｈの場合、コモンビット線４はメモリアレイ１中の右
端のメモリトランジスタＱ１Ａのビット線のみに接続さ
れることになる。一方、メモリトランジスタＱ１のゲー
トにはメモリゲート選択デコード入力ＸとしてＨ”レベ
ルのゲート電圧が選択的に入力される。そこで、メモリ
アレイ１中の選択されたメモリトランジスタＱＩＡの閾
値電圧■ｔｈが上記のゲート電圧より６低い場合には、
メモリトランジスタＱＩＡはオンとなり、コモンビット
線４からグランドにかけて放電経路が形成される。逆に
選択されたメモリトランジスタＱＩＡの閾値電圧ｖｔｈ
がメモリゲート選択デコード人力Ｘとして与えられるゲ
ート電圧よりも高い場合には、メモリトランジスタＱ１
Ａはオフとなり、コモンビット線４とグランドの間は遮
断される。このため、メモリアレイ１のメモリトランジ
スタＱ１のオンおよびオフはそれぞれコモンビット線４
での電圧の１１１”レベルおよび“ＨＩＴレベルに対応
する。そして、チップイネーブル信号ＣＥは動作時に“
Ｈ＋ｔレベル、待機時にＬ”レベルとなり、動作時には
上記したコモンビット線４の電位がセンスアンプ出力と
して取り出され、インバータ５を介して出力される。

（発明が解決しようとする問題点〕 従来の半導体記憶装置はメモリアレイ１がらその周辺回
路であるセンスアンプ３までの回路を構成する各ＭＯＳ
トランジスタのゲート幅が上述のように設定されている
ので、メモリアレイ１のメモリトランジスタＱ１がオン
となりコモンビット線４からグランドに放電が行なわれ
る場合に、放電経路の負荷が大きくなり、メモリトラン
ジスタＱ１がオフとなる場合と比較するとアクセスタイ
ムに相当の遅れが生じるという問題点があった。

例えばビット線選択デコーダ２のスイッチングトランジ
スタＱ２において、Ｗ／Ｌ＝３０μｍ／２μ辺程度（た
だしＷはチャネル幅（ゲート長）。

しはチャネル長（ゲート幅））、閾値電圧Ｖｔｈ＝１．
０Ｖとするとスイッチングトランジスタ０２１つのオン
抵抗は約５０００となる。Ｍ（メガ）ビット級の大容量
記憶装置の場合、ビット線選択デコーダ２の段数が大幅
に増大するので、上記したアクセスタイムの遅れはさら
に大きくなる。メモリアレイ１でのメモリトランジスタ
Ｑ１のＸ方向とＹ方向の配置やセンスアンプ３の数など
によっても異なるが、−膜内にＭ（メガ）ビット級の記
憶装置ではビット線選択デコーダ２に３〜６段のスイッ
チングトランジスタ０２′が用いられる。

第５図はビット線選択デコーダ２のスイッチングトラン
ジスタＱ２において、Ｗ／Ｌ＝１０μｍ／２．５μｍ、
オン抵抗、を約１．９にΩとした場合に、メモリアレイ
１のメモリトランジスタＱ１がオフからオンに切り替わ
るときのセンスアンプ出力の波形図であり、図において
最も左側の波形はビット線選択デコーダ２におけるスイ
ッチングトランジスタＱ２が１段の場合で、その段数が
１段ずつ増加するにつれて波形が順次右側ヘシフトして
行く様子が示されている。同図における時間軸の原点は
メモリトランジスタＱ１がオンとなる時点を示す。図か
ら明らかなように、スイッチングトランジスタＱ２の段
数が増加するのに比例してアクセスタイムが遅れ、また
°゛Ｌ″Ｌ″レベル上がっている。

センスアンプ出力の波形の゛シ″レベルの浮上りは次の
ようにして起る。すなわち、コモンビット線４の電圧レ
ベルはセンスアンプ３の抵抗弁とビット線選択デコーダ
２からメモリアレイ１までの抵抗弁との抵抗分割によっ
て決まるので′、メモリアレイ１のメモリトランジスタ
Ｑ１をオンさせた場合、ビット線選択デコーダ２の抵抗
が大きいほどコモンビット線４の電圧レベルはグランド
に比べて浮き上がることになる。このようにしてコモン
ビット線４の電圧レベル（“し”レベル）が浮き上がる
と、センスアンプ３のＭＯＳトランジスタＱ、Ｑ７にバ
ックゲート効果がかかり、またＭＯＳ　ｔ−ランジスタ
Ｑ５もオンぎみとなりノードＡのレベルが低下する。こ
のためＭＯＳトランジスタＱ６．Ｑ７はオンしにくくな
り、とくにＭＯＳトランジスタＱ７の抵抗が増加しセン
スアンプ出力の゛Ｌ″レベルが浮き上がることになる。

このようにセンスアンプ出力の゛Ｌ″レベルが浮き上が
ると、センスアンプ３の次段のインバータ５において、
′″Ｌ　”レベルと判定するための閾値を上げ、プロセ
ス変動や使用中の電圧変動に対し誤動作しないように対
策を立てる必要がある。

そのためには第６図に示すインバータ５の入出力特性を
図中に矢印で示す方向に十分シフトすればよいが、イン
バータ５のドライバ用ＭＯＳトランジスタＱ９の抵抗を
大きくしてシフトを行なおうとすると、それに伴って出
力の“Ｌ　＋＋レベルがまた浮き上がり、さらに動作速
度も遅れることになる。

この発明は、このような問題点を解消するためになされ
たもので、大記憶容量の場合にもアクセスタイムの遅れ
が小さく、高速動作の可能な半導体記憶装置を得ること
を目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、複数のスイッチング
トランジスタを直列に接続して形成されメモリアレイの
ビット線を選択する複数の分路を有するビット線選択デ
コーダと、該ビット線選択デコーダを介して前記メモリ
アレイに接続された周辺回路とを備え、ビット線選択デ
コーダのスイッチングトランジスタのゲート幅を周辺回
路のトランジスタのゲート幅よりも短く設定したもので
ある。

〔作用〕

この発明においては、ピット８！選択デコーダのスイッ
チングトランジスタのゲート幅が周辺回路のトランジス
タのゲート幅より短く設定されているので、そのオン抵
抗が小さくなり、ビット線選択デコーダのスイッチング
トランジスタの段数が増大する大容量の記憶装置の場合
でも、メモリアレイのメモリトランジスタがオンのとき
のビット線選択デコーダを介する放電経路の負荷が小さ
くなる。

〔実施例〕

第１図はこの発明の一実施例を示す回路図であり、メモ
リアレイ１．ビット線選択デコーダ２゜センスアンプ３
．インバータ５の各回路部およびそれらの間の接続、構
成は従来の半導体記憶装置と同一である。

とくにこの半導体記憶装置では、ビット線選択デコーダ
２のスイッチングトランジスタＱ２のゲート幅がメモリ
アレイ１のメモリトランジスタＱ１のゲート幅以上で、
センスアンプ３などの周辺回路に用いられるＮチャネル
ＭＯＳトランジスタのゲート幅よりも短かく設定されて
いる。図において＊は、ビット線選択デコーダ２のスイ
ッチングトランジスタＱ２が短ゲート幅であることを示
している。

このようにビット線選択デコーダ２のスイッチングトラ
ンジスタＱ２のゲート幅を他のＮチャネルＭｏＳトラン
ジスタのそれとは別に設定するのに、従来の場合に比べ
て工程が増加することはなく、各ＭＯＳトランジスタの
ゲートパターンを上記したゲート幅に設定しておくだけ
で足りる。

この半導体記憶装置はビット線選択デコーダ２のスイッ
チングトランジスタＱ２のゲート幅が上記のように設定
されているため、メモリアレイ１のメモリトランジスタ
Ｑ１がオンとなってコモンビット線４からグランドに放
電が行なわれるときのビット線選択デコーダ２における
スイッチングトランジスタＱ２の電流駆動能力ｇｍが向
上し、同一ゲート電圧に対してより大きな電流を流せる
のでそのオン抵抗が従来の場合に比べて小さくなり、放
電経路の負荷が低減されることになる。なおゲート幅と
閾値電圧Ｖｔｈとの間には、第３図に示すような関係が
あり、したがってゲート幅を短くしだことに伴って閾値
電圧Ｖｔｈもやや低くなる。

オン抵抗を小さくするには、スイッチングトランジスタ
Ｑ２のゲート幅をできるだけメモリアレイ１のメモリト
ランジスタＱ１のゲート幅に近づければよいが、周辺回
路であるセンスアンプ３に近いスイッチングトランジス
タＱ２については、これにかかるドレイン電圧はメモリ
アレイ１のメモリトランジスタＱ１にかかるドレイン電
圧はどドロップしていないので、リーク電流を生じさせ
ないためある程度のソース・ドレイン耐圧が必要であり
、この点を考慮するとそのゲート幅はセンスアンプ３の
ＭＯＳトランジスタ０３〜Ｑ７のゲート幅とメモリアレ
イ１のメモリトランジスタＱ１のゲート幅の中間ぐらい
の寸法に設定するのが好適である。例えばセンスアンプ
３のＭＯＳトランジスタＱ　　−０７のゲート幅が１．
．５μｍ、メモリアレイ１のメモリトランジスタＱ１の
ゲート幅が１．０ａｍとすると、ビット線選択デコーダ
２のスイッチングトランジスタＱ２のゲート幅を１．２
５μｍ程度に設定すればよい。

第２図はビット線選択デコーダ２のスイッチングトラン
ジスタＱ２において、ゲート幅を１．２５μｍとし、オ
ン抵抗を０．８にΩと想定した場合に、メモリアレイ１
のメモリトランジスタＱ１がオフからオンに切り替わる
ときのセンスアンプ出力の波形図であり、図において最
も左側の波形はビット線選択デコーダ２のスイッチング
トランジスタＱ２が１段の場合で、その段数が１段ずつ
増加するにつれ波形が順次右側ヘシフトして行く一様子
が示されている。図から明らかなように、第５図に示す
従来例の場合に比べて全体的にアクセスタイムが速く、
またビット線選択デコーダ２のスイッチングトランジス
タＱ２の段数が増加してもアクセスタイムに大きな差が
生じず、センスアンプ出力の゛Ｌ″レベルもさほど大き
く浮き上がらない。

なお上記の実施例では、ビット線選択デコーダ２のスイ
ッチングトランジスタＱ２のゲート幅を、周辺回路のＭ
ｏ８　ｔ−ランジスタのゲート幅とメモリアレイ１のメ
モリトランジスタＱ１のゲート幅の中間の値に設定する
のが好適であると述べたが、ビット線選択デコーダ２の
各段のスイッチングトランジスタＱ２を一律に一定のゲ
ート幅に設定せず、例えばセンスアンプ３側からメモリ
アレイ１側に向けて直列接続される接続順序にしたがっ
て各段のスイッチングトランジスタＱ２のゲート幅を１
．４μｍ、１．３μｍ、１．２μｍ・・・というように
順次短くしてもよい。この場合には、高いドレイン電圧
のかかるスイッチングトランジスタＱ２はとゲート幅を
大きくすることになり、ソース・トレイン耐圧に応じた
ゲート幅を与えることができ信頼性の向上につながる。

また、上記実施例はＲＯＭの場合について説明したが、
これら限らずＲＡＭやその他の半導体記憶装置に適用し
ても同様の効果を得ることができるのはいうまでもない
。

〔発明の効果〕

この発明は以上説明したとおり、ビット線選択デコーダ
のスイッチングトランジスタのゲート幅を周辺回路のト
ランジスタのゲート幅より短く設定して、できるだけオ
ン抵抗を下げビット線選択デコーダからグランドまでの
放電経路の負荷を軽減したので、アクセスタイムが速く
なり、ビット線選択デコーダのスイッチングトランジス
タが多段にわたる大容量の半導体記憶装置の場合でも高
速動作が可能になる。またセンスアンプ出力の“Ｌ″レ
ベル浮上がりが小さく抑えられるので、次段回路のレシ
オ決定（例えばインバータ５のロードトランジスタＱ８
とドライバトランジスタＱ９のＷ／Ｌの比の決定）が容
易となり、プロセス変動や電源電圧変動に対して十分な
マージンを持たせることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はそ
の回路におけるセンスアンプ出力を示す波形図、第３図
はゲート幅と閾ｌｉＩ！電圧の関係を示す特性図、第４
図は従来の半導体記憶装置を示す回路図、第５図はその
回路におけるセンスアンプ出力を示す波形図、第６図は
インバータの入出力特性図である。 図において１はメモリアレイ、２はビット線選択デコー
ダ、３はセン、スアンプ、４はコモンビット線、Ｑｌは
メモリトランジスタ、Ｑ２はスイッチングトランジスタ
、０５〜Ｑ７はＮチャネルＭｏＳトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のスイッチングトランジスタを直列に接続し
   て形成されメモリアレイのビット線を選択する複数の分
   路を有するビット線選択デコーダと、該ビット線選択デ
   コーダを介して前記メモリアレイに接続された周辺回路
   とを備えた半導体記憶装置において、前記ビット線選択
   デコーダのスイッチングトランジスタのゲート幅を周辺
   回路のトランジスタのゲート幅よりも短く設定したこと
   を特徴とする半導体記憶装置。
2. （２）ビット線選択デコーダのスイッチングトランジス
   タのゲート幅をメモリアレイのメモリトランジスタのゲ
   ート幅以上に設定した、特許請求の範囲第１項記載の半
   導体記憶装置。
3. （３）ビット線選択デコーダのスイッチングトランジス
   タのゲート幅を、周辺回路からメモリアレイに向けて直
   列に接続される接続順序にしたがって順次短くなるよう
   に設定した、特許請求の範囲第１項記載の半導体記憶装
   置。