JPH01119814A

JPH01119814A - メモリバックアップ回路

Info

Publication number: JPH01119814A
Application number: JP62278047A
Authority: JP
Inventors: Isao Tomita; 功富田
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba Tec Corp
Priority date: 1987-11-02
Filing date: 1987-11-02
Publication date: 1989-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、揮発性メモリを内蔵した電子機器に利用され
るメモリバックアップ回路に関する。

［従来の技術］第２図は従来のこの種のメモリバックアップ回路の構成
図である。同図において１は揮発性メモリとしてのＲＡ
Ｍ　（ランダム・アクセス・メモリ）であって、パスラ
イン２を介して電子機器の制御部本体を構成するマイク
ロプロセッサ（不図示）によりデータの書込みおよび読
出しが制御される。

３は電子機器の電源スイツチ投入により主電源（不図示
）から＋５ボルトの電圧信号が印加される電源入力端子
であり、この端子３はｐｎｐ型トランジスタ４のエミッ
タ、コレクタおよび接続点Ａを介して前記ＲＡＭ１に接
続されている。５は＋５ボルトのバックアップ用バッテ
リであり、充電用抵抗ｒ１とダイオードＤ１との並列回
路を介して上記接続点Ａに接続されている。

前記ｐｎｐ型トランジスタ４のベース・コレクタ間には
抵抗ｒ２が設けられている。また上記トランジスタ４の
ベースは抵抗ｒ３を介してｎｐｎ型トランジスタ６のコ
レクタに接続されるとともに負論理アンドゲート７の両
入力端子に接続されている。上記ｎｐｎ型トランジスタ
６のエミッタは接地されており、ベースは抵抗ｒ４を介
して接地されるとともに抵抗ｒ５およびツェナ電圧２．
７ボルトのツェナダイオード８を介して前記電源入力端
子３に接続されている。

前記アンドゲート７の出力端子はナントゲート９の一方
の入力端子に接続されており、このナントゲート９の他
方の入力端子には前記マイクロプロセッサからリセット
信号が印加されるリセット入力端子１０が接続されてい
る。上記ナントゲート９の出力端子は負論理アンドゲー
ト１１の面入力端子に接続されており、このアンドゲー
ト１１の出力端子は前記ＲＡＭ１のチップイネーブル（
ＣＥ）端子に接続されている。

このような構成の従来回路においては、電源スィッチが
投入されて主電源から電源入力端子３に＋５ボルトの電
圧信号が印加されると、接続点△よりも端子３の方が電
位が高くなるのでトランジスタ４がオンし、電圧信号が
トランジスタ４のエミッタ、コレクタ、接続点Ａを介し
てＲＡＭ１に供給される。このときツェナダイオード８
に逆電流が流れてトランジスタ６がオンするので、アン
ドゲート７の入力はローレベルとなり、リセット信号が
ローレベルであれば、すなわちリセットがかかっていな
ければアンドゲート１１の出力はハイレベルとなる。そ
の結果、ＲＡＭ１のＣＥ端子にハイレベル信号が印加さ
れ、ＲＡＭＩにおける書込み、読出し動作が可能となる
。

一方、電源スィッチの開放等により電源入力端子３への
印加電圧が＋２．７ボルト以下になると、ツェナダイオ
ード８によりトランジスタ６へのベース電流が遮断され
て上記トランジスタ６がオフする。このとき接続点Ａよ
りも電源入力端子３の方が電位が低くなりトランジスタ
４がオフするので、バッテリ５から＋５ボルト弱の電圧
信号がＲＡＭ１に供給される。その結果、ＲＡＭ’ｌ内
の記憶内容はバックアップ電圧によって保持される。

また、トランジスタ６がオフするのでアンドゲート７の
入力はハイレベルとなり、これによりアンドゲート１１
の出力はローレベルとなる。その結果、ＲＡＭ１のＣＥ
端子にローレベル信号が印加され、ＲＡＭＩにおける書
込み、読出し動作が禁止される。

［発明が解決しようとする問題点］しかるに、上記の如く動作する従来のメモリバックアッ
プ回路においては、次のような問題があった。すなわち
、電源スィッチがオフされてバックアップ用バッテリ５
によりＲＡＭ１のバックアップを行なっているときに上
記バッテリ５の電圧が放電によって降下し、ＲＡＭ１を
バックアップできなくなり、記憶内容が浦えてしまうお
それがあった。

そこで本発明は、揮発性メモリのバックアップ中にバッ
クアップ用電源が一定電圧以下に低下してバックアップ
が困難になったことを検知し得、この検知出力に応動し
て主電源を自動投入することにより揮発性メモリの記憶
内容を確実に保持でき、信頼性の向上をはかり得るメモ
リバックアップ回路を提供しようとするものである。

［問題点を解決するための手段］本発明のメモリバックアップ回路は、バックアップ用電
源による揮発性メモリのバックアップ中にバックアンプ
用電源の電圧降下を検知する電圧降下検知回路と、この
検知回路によりバックアップ用電源の電圧降下が検知さ
れると主電源を自動投入する電源投入回路とを備えたも
のである。

［作用］このような手段を講じたことにより、揮発性メモリのバ
ックアップ中にバックアップ用バッテリに電圧降下が生
じた場合に主電源が自動的に投入され、揮発性メモリの
記憶内容が保持される。

［実施例コ第１図は本発明のバックアップ回路の一実施例を示す回
路構成図であって、第２図と同一部分には同一符号を付
し、詳しい説明は省略する。

第１図に示すように、ツェナ電圧２．５ボルトのツェナ
ダイオード１２とツェナ電圧２．７ボルトのツェナダイ
オード１３との直列回路がＲＡＭ１と接続点Ａとの間の
接続点Ｂに接続されている（電圧降下検知回路）。そし
て、上記両ツェナダイオード１２．１３の間に抵抗ｒ６
を介して電源投入回路としてのキープリレー１４のセッ
トコイル１５が接続されている。上記キープリレー１４
のリレースイッチ１６は、商用交流電源１７を主電源（
不図示）へ供給するための電源スィッチ１８に対して並
列に設けられている。また、上記キープリレー１４のリ
セットコイル１９にはリセットスイッチ２０を介して＋
５ボルトの電圧信号が印加される電源入力端子２１が接
続されている。

なお、両コイル１５．１６の両端間にはダイオード０２
．Ｄ３がそれぞれ介在されている。

このように構成された本実施例のメモリバックアップ回
路においては、電源スィッチ１８が投入されて主電源に
商用交流電源１７が接続され、主電源から電源入力端子
３に＋５ボルトの電圧信号が印加されると、トランジス
タ４がオンして電圧信号がＲＡＭ１に供給される。この
とき、ＲＡＭ１のＧＥ端子にはハイレベル信号が印加さ
れ、書込みおよび読込みが可能となる。そして、この状
態で電源スィッチ１８の開放等により電源入力端子３へ
の印加電圧が２．７ボルト以下になるとトランジスタ４
がオフし、バックアップ用バッテリ５により５ボルト弱
の電圧信号がＲＡＭＩに供給されてＲＡＭ１の記憶内容
が保持される。このとき、ＲＡＭ１のＣＥ端子にはロー
レベル信号が印加され、書込みおよび読出しは禁止され
る。以上の点は従来と同様である。

さて、本実施例の回路において、バックアップ用バッテ
リ５によりＲＡＭ１のバックアップを行なっている際に
、バッテリ５の電圧が２．７ボルト以上ある場合にはツ
ェナダイオード１２．１３を通って電流が流れる。した
がって、キープリレー１４のリレースイッチ１６はオフ
したままである。

その後、メモリバックアップ動作を続けるとバックアッ
プ用バッテリ５は放電し、電圧が降下する。そして、バ
ッテリ５の電圧が２．７ボルト以下でかつ２．５ボルト
以上になるとツェナダイオード１３は電流を遮断し、キ
ープコイル１４のセットコイル１５に電流が流れる。そ
うすると、リレースイッチ１６がオンし、交流電源１７
が主電源に接続される。その結果、電圧入力端子３に＋
５ボルトの電圧が印加され、トランジスタ４がオンして
ＲＡＭ１に＋５ボルトの電圧信号が印加される。かくし
て、ＲＡＭ１の記憶内容は保持される。

なお、主電源からの電圧信号によりツェナダイオード１
２．１３に電流が流れるようになり、セットコイル１５
には電流が流れなくなるが、リレースイッチ１６のオン
状態は維持される。そして、リセットスイッチ２０が投
入されると電圧入力端子２１に＋５ボルトの電圧が印加
されているのでリセットコイル１９に電流が流れ、これ
によりリレースイッチ１９はオフする。

このように本実施例によれば、バックアップ用バッテリ
５によりＲＡＭ１のバックアップ中に、バッテリ５の電
圧が降下して＋２．７ボルト以下になると、キープリレ
ー１４のリレースイッチ１６がオンして電源スィッチ１
８がオフしているにもかかわらず主電源に交流型［１７
が接続される。すなわち、あたかも電源スィッチ１８が
自動投入された状態になる。したがって、バックアップ
用バッテリ５に電圧降下を生じてＲＡＭＩの記−〇− 憶内容保持が困難になっても直ちに主電源からの電圧が
ＲＡＭ１に供給されるので、ＲＡＭ１の記憶内容は確実
に保持され、重要な記憶データが消えてしまうことを防
止でき、信頼性の向上をはかり得る。そして、バックア
ップ用バッテリ５を交換あるいは充電した後、リセット
スイッチ２０を投入することにより、直ちにバックアッ
プ用バッテリ５によるＲＡＭ１のバックアップ動作に移
ることができ、安定にバッテリ５の交換等も行ない得、
操作性も優れたものとなる。

なお、前記実施例においては直列回路を形成するツェナ
ダイオード１２．１３のツェナ電圧をそれぞれ２．５ボ
ルトと２．７ボルトとした場合を示したが、［ツェナダ
イオード１２の電圧〈ツェナダイオード１３の電圧］な
る関係をもっていれば用途に応じて自由に選択できる。

このほか、本発明の要旨を逸脱しない範囲で種々変形実
施可能であるのは勿論である。

［発明の効果コ以上詳述したように、本発明によれば、揮発性メモリの
バックアップ中にバックアップ用電源が一定電圧以下に
低下してバックアップが困難になったことを検知し得、
この検知出力に応動して主電源を自動投入することによ
り揮発性メモリの記憶内容を確実に保持でき、信頼性の
向上をはかり得るメモリバックアップ回路を提供できる
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は従来の構成を示す回路図である。１・・・ＲＡＭ、３．２１・・・電源入力端子、５・・
・バックアップ用バッテリ、８，１２．１３・・・ツェ
ナダイオード、１４・・・キープリレー、１７・・・商
用交流電源、１８・・・電源スィッチ、２０・・・リセ
ットスイッチ。出願人代理人　弁理士　鈴江武彦第２図Ｑｌ；−

Claims

【特許請求の範囲】

主電源のオフ時にバックアップ用電源により揮発性メモ
リをバックアップするメモリバックアップ回路において
、前記バックアップ用電源による揮発性メモリのバック
アップ中に前記バックアップ用電源の電圧降下を検知す
る電圧降下検知回路と、この検知回路により前記バック
アップ用電源の電圧降下が検知されると前記主電源を自
動投入する電源投入回路とを備えたことを特徴とするメ
モリバックアップ回路。