JPH0315767B2 - - Google Patents
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- JPH0315767B2 JPH0315767B2 JP57115194A JP11519482A JPH0315767B2 JP H0315767 B2 JPH0315767 B2 JP H0315767B2 JP 57115194 A JP57115194 A JP 57115194A JP 11519482 A JP11519482 A JP 11519482A JP H0315767 B2 JPH0315767 B2 JP H0315767B2
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power supply
- circuit
- memory
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ等のメモリ回路
を有する電子回路に印加される電源が、メモリ回
路のメモリ保持電圧以下になつたことを検出する
回路に関し、特にコンデンサによつてバツクアツ
プされたものに於いて、停電からの復帰時にコン
デンサの端子電圧がメモリ保持電圧以上になつて
いるかを検出する回路に関する。
を有する電子回路に印加される電源が、メモリ回
路のメモリ保持電圧以下になつたことを検出する
回路に関し、特にコンデンサによつてバツクアツ
プされたものに於いて、停電からの復帰時にコン
デンサの端子電圧がメモリ保持電圧以上になつて
いるかを検出する回路に関する。
一般に、マイクロコンピユータ等の電子回路
は、電源投入時に初期設定回路によつて、内部回
路が初期設定される。通常、マイクロコンピユー
タ等の初期設定は、内部回路がリセツトされると
共に、メモリ回路（例えばRAM）のデータが所
定の値に書き変えられる。従つて、停電があつた
場合には、記憶されていたデータがすべて消えて
しまう。そこで、メモリ回路の内容をバツテリー
あるいは、大容量のコンデンサでバツクアツプ
し、停電時でも記憶されたデータを保持すること
が行なわれる。この場合、マイクロコンピユータ
等の動作そのものをバツクアツプするためには、
マイクロコンピユータ等の動作電圧以上の電圧で
バツクアツプしなければならないので、バツクア
ツプのためのバツテリーあるいはコンデンサが大
型になる。また、Ｃ−MOSのマイクロコンピユ
ータ等に内蔵されるスタテイツクRAMの場合に
は、メモリの保持電圧が低く、通常VTP又はVTN
又は（VTPはＰチヤンネルMOSトランジスタ、
VTNはＮチヤンネルMOSトランジスタのスレツ
シヨルド電圧）程度の電源までデータを保持でき
るので、バツクアツプ電圧が低くくても良い。と
ころが、停電復帰時に、メモリが保持されている
にもかかわらず、初期設定回路が働くと保持され
たデータが消されてしまうので、その対策が必要
であつた。
は、電源投入時に初期設定回路によつて、内部回
路が初期設定される。通常、マイクロコンピユー
タ等の初期設定は、内部回路がリセツトされると
共に、メモリ回路（例えばRAM）のデータが所
定の値に書き変えられる。従つて、停電があつた
場合には、記憶されていたデータがすべて消えて
しまう。そこで、メモリ回路の内容をバツテリー
あるいは、大容量のコンデンサでバツクアツプ
し、停電時でも記憶されたデータを保持すること
が行なわれる。この場合、マイクロコンピユータ
等の動作そのものをバツクアツプするためには、
マイクロコンピユータ等の動作電圧以上の電圧で
バツクアツプしなければならないので、バツクア
ツプのためのバツテリーあるいはコンデンサが大
型になる。また、Ｃ−MOSのマイクロコンピユ
ータ等に内蔵されるスタテイツクRAMの場合に
は、メモリの保持電圧が低く、通常VTP又はVTN
又は（VTPはＰチヤンネルMOSトランジスタ、
VTNはＮチヤンネルMOSトランジスタのスレツ
シヨルド電圧）程度の電源までデータを保持でき
るので、バツクアツプ電圧が低くくても良い。と
ころが、停電復帰時に、メモリが保持されている
にもかかわらず、初期設定回路が働くと保持され
たデータが消されてしまうので、その対策が必要
であつた。
本発明は上述した点に鑑みて為されたものであ
り、電源電圧を電源とし、各々の入力がたすきが
けされる第１及び第２のトランジスタと、電源電
圧の立ち上がり時、第２のトランジスタを先にオ
ン状態とするための回路手段と、バツクアツプ用
のコンデンサの端子電圧が印加され、その電圧と
メモリ保持電圧とを比較する検出手段と、第２の
トランジスタと直列接続され検出手段によつて制
御される第３のトランジスタとを備え、電源印加
時にバツクアツプ用のコンデンサの端子電圧がメ
モリ保持電圧以上である場合所定レベルの出力を
発生するメモリ保持電圧検出回路を提供するもの
である。以下図面を参照して本発明の実施例を説
明する。
り、電源電圧を電源とし、各々の入力がたすきが
けされる第１及び第２のトランジスタと、電源電
圧の立ち上がり時、第２のトランジスタを先にオ
ン状態とするための回路手段と、バツクアツプ用
のコンデンサの端子電圧が印加され、その電圧と
メモリ保持電圧とを比較する検出手段と、第２の
トランジスタと直列接続され検出手段によつて制
御される第３のトランジスタとを備え、電源印加
時にバツクアツプ用のコンデンサの端子電圧がメ
モリ保持電圧以上である場合所定レベルの出力を
発生するメモリ保持電圧検出回路を提供するもの
である。以下図面を参照して本発明の実施例を説
明する。
第１図は本発明の実施例を示す回路図である。
電源トランス１の一次側には、商用電源AC100V
が印加され、２次側の比較的低電圧、例えば6V
〜8V程度に変圧された電圧は、整流及び定電圧
回路２に印加され、例えば、５、6Vの直流電圧
に変換され、電源電圧ライン３に出力される。ま
た、電源電圧ライン３の電圧は逆流防止用ダイオ
ード４を介してバツクアツプコンデンサ５及びマ
イクロコンピユータ６の電源端子VDDに印加され
るが、その電圧は逆流防止用ダイオード４の立ち
上がり電圧0.6V減少した電圧、即ち5.0Vとなつ
ている。
電源トランス１の一次側には、商用電源AC100V
が印加され、２次側の比較的低電圧、例えば6V
〜8V程度に変圧された電圧は、整流及び定電圧
回路２に印加され、例えば、５、6Vの直流電圧
に変換され、電源電圧ライン３に出力される。ま
た、電源電圧ライン３の電圧は逆流防止用ダイオ
ード４を介してバツクアツプコンデンサ５及びマ
イクロコンピユータ６の電源端子VDDに印加され
るが、その電圧は逆流防止用ダイオード４の立ち
上がり電圧0.6V減少した電圧、即ち5.0Vとなつ
ている。
電源電圧ライン３と接地間には、抵抗R1と第
１のトランジスタ７とが直列接続され、更に抵抗
R4、ダイオード１０、第３のトランジスタ９及
び第２のトランジスタ８が直列接続されている。
第１、第２及び第３のトランジスタ７，８，９は
NPN型が用いられ、第１のトランジスタ７のベ
ースには、抵抗R4とダイオード１０の接続点の
電圧を抵抗R2及びR3で分割した電圧が印加され、
一方、第２のトランジスタ８のベースには、抵抗
R1と第１のトランジスタ７のコレクタとの接続
点の電圧を抵抗R5及びR6で分割した電圧が印加
される。即ち、第１及び第２のトランジスタ７，
８の各出力が各々他方の入力に印加される、所謂
たすきがけ接続され、双安定マルチバイブレータ
回路を構成している。また、抵抗R1，R5，R6と
抵抗R4，R2，R3は、電源電圧の立ち上がり時に、
第２のトランジスタ８が第１のトランジスタ７よ
り先にオン状態となる為の回路手段を構成し、第
２のトランジスタ８のベースに印加される電圧が
第１のトランジスタ７のベースに印加される電圧
より大きくなる様に、抵抗比を決定する。本実施
例の場合、R1＝10KΩ、R5＝100KΩ、R6＝500K
Ωとし、一方、R4＝R2＝R3＝100Ωとし、第１の
トランジスタ７のベースには電源電圧の1/3の電
圧、第２のトランジスタ８には電源電圧の約5/6
の電圧が、、立ち上がり時に印加される様にして
いる。
１のトランジスタ７とが直列接続され、更に抵抗
R4、ダイオード１０、第３のトランジスタ９及
び第２のトランジスタ８が直列接続されている。
第１、第２及び第３のトランジスタ７，８，９は
NPN型が用いられ、第１のトランジスタ７のベ
ースには、抵抗R4とダイオード１０の接続点の
電圧を抵抗R2及びR3で分割した電圧が印加され、
一方、第２のトランジスタ８のベースには、抵抗
R1と第１のトランジスタ７のコレクタとの接続
点の電圧を抵抗R5及びR6で分割した電圧が印加
される。即ち、第１及び第２のトランジスタ７，
８の各出力が各々他方の入力に印加される、所謂
たすきがけ接続され、双安定マルチバイブレータ
回路を構成している。また、抵抗R1，R5，R6と
抵抗R4，R2，R3は、電源電圧の立ち上がり時に、
第２のトランジスタ８が第１のトランジスタ７よ
り先にオン状態となる為の回路手段を構成し、第
２のトランジスタ８のベースに印加される電圧が
第１のトランジスタ７のベースに印加される電圧
より大きくなる様に、抵抗比を決定する。本実施
例の場合、R1＝10KΩ、R5＝100KΩ、R6＝500K
Ωとし、一方、R4＝R2＝R3＝100Ωとし、第１の
トランジスタ７のベースには電源電圧の1/3の電
圧、第２のトランジスタ８には電源電圧の約5/6
の電圧が、、立ち上がり時に印加される様にして
いる。
第３のトランジスタ９のベースには、バツクア
ツプコンデンサ５の端子電圧が抵抗R8及び３個
のダイオード１１を介して印加され、ベース−エ
ミツタ間には抵抗R7が接続されている。３個の
ダイオード１１はバツクアツプコンデンサ５の端
子電圧がマイクロコンピユータ６のメモリ保持電
圧以下であるか、あるいはそれ以上であるかを検
出する検出手段であり、ダイオード１１の立ち上
がり電圧の和と、第３のトランジスタ９のベース
−エミツタ間の立ち上がり電圧を用いて、メモリ
保持電圧を得ている。例えば、ダイオード１１の
立ち上がり電圧とベス−エミツタ間の立ち上がり
電圧が、共に0.52Vであるとすると、全体では
2.08Vとなる。即ち、第２のトランジスタ８がオ
ン状態に於いて、バツクアツプコンデンサ５の端
子電圧が2.08V以上であれば、抵抗R8及びダイオ
ード１１を介してベース電流が流れて第３のトラ
ンジスタ９がオン状態になり、一方、2.08V以下
であるとベース電流が流れず第３のトランジスタ
９はオン状態とはならない。通常、マイクロコン
ピユータ６のメモリ保持電圧は、メモリを構成す
るＮチヤンネルMOS、あるいはＰチヤンネル
MOSのスレツシヨルド電圧程度であり、約2.0V
程度となつている。従つて、前述の如く、2.08V
を基準として検出することにより、メモリが保持
されているか否かが検出できる。その出力信号は
第１のトランジスタ７のコレクタ電圧から取り出
され、マイクロコンピユータ６のホールド−リセ
ツト端子Ｈ／Ｒに印加される。
ツプコンデンサ５の端子電圧が抵抗R8及び３個
のダイオード１１を介して印加され、ベース−エ
ミツタ間には抵抗R7が接続されている。３個の
ダイオード１１はバツクアツプコンデンサ５の端
子電圧がマイクロコンピユータ６のメモリ保持電
圧以下であるか、あるいはそれ以上であるかを検
出する検出手段であり、ダイオード１１の立ち上
がり電圧の和と、第３のトランジスタ９のベース
−エミツタ間の立ち上がり電圧を用いて、メモリ
保持電圧を得ている。例えば、ダイオード１１の
立ち上がり電圧とベス−エミツタ間の立ち上がり
電圧が、共に0.52Vであるとすると、全体では
2.08Vとなる。即ち、第２のトランジスタ８がオ
ン状態に於いて、バツクアツプコンデンサ５の端
子電圧が2.08V以上であれば、抵抗R8及びダイオ
ード１１を介してベース電流が流れて第３のトラ
ンジスタ９がオン状態になり、一方、2.08V以下
であるとベース電流が流れず第３のトランジスタ
９はオン状態とはならない。通常、マイクロコン
ピユータ６のメモリ保持電圧は、メモリを構成す
るＮチヤンネルMOS、あるいはＰチヤンネル
MOSのスレツシヨルド電圧程度であり、約2.0V
程度となつている。従つて、前述の如く、2.08V
を基準として検出することにより、メモリが保持
されているか否かが検出できる。その出力信号は
第１のトランジスタ７のコレクタ電圧から取り出
され、マイクロコンピユータ６のホールド−リセ
ツト端子Ｈ／Ｒに印加される。
第３のトランジスタ９のコレクタに接続される
ダイオード１０は、停電時に於いて、バツクアツ
プコンデンサ５から抵抗R8、ダイオード１１及
びベースコレクタ間を介して、電源電圧ライン３
に電流が逆流するのを防止するものである。
ダイオード１０は、停電時に於いて、バツクアツ
プコンデンサ５から抵抗R8、ダイオード１１及
びベースコレクタ間を介して、電源電圧ライン３
に電流が逆流するのを防止するものである。
次に、第１図に示された実施例の動作を第２図
ａ及びｂの波形図を参照して説明する。先ず、バ
ツクアツプコンデンサ５に電荷が充電されてない
場合、時間t1に於いて、電源が投入されると、電
源電圧ライン３の電圧は、第２図ａの実線で示さ
れる如く上昇し、またバツクアツプコンデンサ５
の端子電圧は、その充電とともに破線の如く上昇
する。この場合、最初の状態では、第１及び第２
のトランジスタ８はオフ状態であるので、出力
VOUTの電圧は第２図ｂの如く、電源電圧の立ち
上がりと共に上昇する。そして、前述した如く、
第２のトランジスタ８のベースに印加される電圧
は、第１のトランジスタ７のベースに印加される
電圧より大きいため、第２のトランジスタ８が先
にオン状態となる。ところが、バツクアツプコン
デンサ５の端子電圧は基準値2.08V以下であるた
め、第３のトランジスタ９はオフ状態にあり、抵
抗R4とダイオード１０の接続点の電圧は、電源
電圧の立ち上がりと共に上昇する。そして、第１
のトランジスタ７のベース電圧が立ち上がり電圧
VBEになると第１のトランジスタ７がオン状態と
なり、出力VOUTの電圧は接地レベルになる。（第
２図ｂのt2）このとき、第２のトランジスタ８の
ベース電圧も接地レベルとなるため、第２のトラ
ンジスタ８はオフ状態となる。この様にして、バ
ツクアツプコンデンサ５の端子電圧が5.0Vにな
つた場合、マイクロコンピユータ６は動作を開始
し、ホールド−リセツト端子Ｈ／Ｒに印加される
信号が接地レベルであることによつて、内部をリ
セツトすると共に、メモリを初期状態に書き変え
る。
ａ及びｂの波形図を参照して説明する。先ず、バ
ツクアツプコンデンサ５に電荷が充電されてない
場合、時間t1に於いて、電源が投入されると、電
源電圧ライン３の電圧は、第２図ａの実線で示さ
れる如く上昇し、またバツクアツプコンデンサ５
の端子電圧は、その充電とともに破線の如く上昇
する。この場合、最初の状態では、第１及び第２
のトランジスタ８はオフ状態であるので、出力
VOUTの電圧は第２図ｂの如く、電源電圧の立ち
上がりと共に上昇する。そして、前述した如く、
第２のトランジスタ８のベースに印加される電圧
は、第１のトランジスタ７のベースに印加される
電圧より大きいため、第２のトランジスタ８が先
にオン状態となる。ところが、バツクアツプコン
デンサ５の端子電圧は基準値2.08V以下であるた
め、第３のトランジスタ９はオフ状態にあり、抵
抗R4とダイオード１０の接続点の電圧は、電源
電圧の立ち上がりと共に上昇する。そして、第１
のトランジスタ７のベース電圧が立ち上がり電圧
VBEになると第１のトランジスタ７がオン状態と
なり、出力VOUTの電圧は接地レベルになる。（第
２図ｂのt2）このとき、第２のトランジスタ８の
ベース電圧も接地レベルとなるため、第２のトラ
ンジスタ８はオフ状態となる。この様にして、バ
ツクアツプコンデンサ５の端子電圧が5.0Vにな
つた場合、マイクロコンピユータ６は動作を開始
し、ホールド−リセツト端子Ｈ／Ｒに印加される
信号が接地レベルであることによつて、内部をリ
セツトすると共に、メモリを初期状態に書き変え
る。
次に、マイクロコンピユータ６の動作中に、時
間t3で停電した場合、電源電圧ライン３の電圧
は、第２図の如く下降するが、バツクアツプコン
デンサ５の端子電圧は徐々に減少し、メモリのバ
ツクアツプを行なう。電源電圧ライン３の電圧が
十分に下降して第１及び第２のトランジスタ７，
８の動作電圧以下、即ち、ベース電流の流れなく
なる電圧になると、第１及び第２のトランジスタ
７，８は共にオフ状態となり、出力VOUTの電圧
は、その時の電源電圧になつた後、減少する。
（第２図bt4及びt5）そして、t6に於いて、停電か
ら復帰すると、前記した如く、第２のトランジス
タ８が先にオン状態となる。このとき、バツクア
ツプコンデンサ５の端子電圧が2.08V以上である
と、第３のトランジスタ９にはダイオード１１を
介してベース電流が流れるので第３のトランジス
タ９はオン状態になり、抵抗R4とダイオード１
０の接続点の電圧を接地レベルに引き下げる。従
つて、第１のトランジスタ７はオフ状態のままと
なり、出力VOUTは、電源電圧ライン３の電圧の
立ち上がりと共に、第２図ｂの如く上昇する。こ
の場合、マイクロコンピユータ６は、動作を再開
するが、ホールド−リセツト端子Ｈ／Ｒに印加さ
れた電圧が電源電圧レベルであることにより、メ
モリの初期設定は実行せず、中断したプログラム
を続けて実行する。
間t3で停電した場合、電源電圧ライン３の電圧
は、第２図の如く下降するが、バツクアツプコン
デンサ５の端子電圧は徐々に減少し、メモリのバ
ツクアツプを行なう。電源電圧ライン３の電圧が
十分に下降して第１及び第２のトランジスタ７，
８の動作電圧以下、即ち、ベース電流の流れなく
なる電圧になると、第１及び第２のトランジスタ
７，８は共にオフ状態となり、出力VOUTの電圧
は、その時の電源電圧になつた後、減少する。
（第２図bt4及びt5）そして、t6に於いて、停電か
ら復帰すると、前記した如く、第２のトランジス
タ８が先にオン状態となる。このとき、バツクア
ツプコンデンサ５の端子電圧が2.08V以上である
と、第３のトランジスタ９にはダイオード１１を
介してベース電流が流れるので第３のトランジス
タ９はオン状態になり、抵抗R4とダイオード１
０の接続点の電圧を接地レベルに引き下げる。従
つて、第１のトランジスタ７はオフ状態のままと
なり、出力VOUTは、電源電圧ライン３の電圧の
立ち上がりと共に、第２図ｂの如く上昇する。こ
の場合、マイクロコンピユータ６は、動作を再開
するが、ホールド−リセツト端子Ｈ／Ｒに印加さ
れた電圧が電源電圧レベルであることにより、メ
モリの初期設定は実行せず、中断したプログラム
を続けて実行する。
一方、t7に於いて停電し、バツクアツプコンデ
ンサ５の端子電圧が2.08V以下になつた後、t8に
於いて停電復帰した場合には、初期状態と同じ
く、第２のトランジスタ８がオン状態となつたと
き、第３のトランジスタ９にはベース電流は流れ
ず、オフ状態にあるため、次に第１のトランジス
タ７がオン状態となり、出力VOUTは接地レベル
の出力となる。この時、マイクロコンピユータ６
は内部回路のリセツトと共にメモリの初期設定を
行なう。
ンサ５の端子電圧が2.08V以下になつた後、t8に
於いて停電復帰した場合には、初期状態と同じ
く、第２のトランジスタ８がオン状態となつたと
き、第３のトランジスタ９にはベース電流は流れ
ず、オフ状態にあるため、次に第１のトランジス
タ７がオン状態となり、出力VOUTは接地レベル
の出力となる。この時、マイクロコンピユータ６
は内部回路のリセツトと共にメモリの初期設定を
行なう。
上述の如く、本発明によれば、電源投入時ある
いは停電復帰時に、バツクアツプコンデンサの端
子電圧がメモリ保持電圧以上であることを検出
し、所定のレベルの信号を出力することができる
ものであり、この信号を用いれば、保持されてい
たデータを不用意に消すこともなくなる。
いは停電復帰時に、バツクアツプコンデンサの端
子電圧がメモリ保持電圧以上であることを検出
し、所定のレベルの信号を出力することができる
ものであり、この信号を用いれば、保持されてい
たデータを不用意に消すこともなくなる。
第１図は本発明の実施例を示す回路図、第２図
は第１図に示された実施例の電圧波形図である。 １……電源トランス、２……整流及び定電圧回
路、３……電源電圧ライン、４……逆流防止用ダ
イオード、５……バツクアツプコンデンサ、６…
…マイクロコンピユータ、７……第１のトランジ
スタ、８……第２のトランジスタ、９……第３の
トランジスタ、１０……ダイオード、１１……ダ
イオード。
は第１図に示された実施例の電圧波形図である。 １……電源トランス、２……整流及び定電圧回
路、３……電源電圧ライン、４……逆流防止用ダ
イオード、５……バツクアツプコンデンサ、６…
…マイクロコンピユータ、７……第１のトランジ
スタ、８……第２のトランジスタ、９……第３の
トランジスタ、１０……ダイオード、１１……ダ
イオード。
Claims (1)
- １ 電源電圧が逆流防止用ダイオードを介してバ
ツクアツプ用コンデンサに印加され、該コンデン
サの端子電圧が、少なくともメモリ回路を有する
電子回路に印加される構成に於いて、前記電源電
圧を電源とし、各々の入出力がたすきがけされる
第１及び第２のトランジスタと、前記電源電圧の
立ち上がり時、前記第２のトランジスタを先にオ
ン状態にする回路手段と、前記コンデンサの端子
電圧が印加され、前記メモリ回路のメモリ保持電
圧に対し前記バツクアツプ用コンデンサの端子電
圧を比較する検出手段と、前記第２のトランジス
タと直列接続され前記検出手段によつて制御され
る第３のトランジスタとを備え、前記電源の印加
時に前記コンデンサの端子電圧がメモリ保持電圧
以上である場合所定レベルの出力を発生すること
を特徴とするメモリ保持電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115194A JPS595325A (ja) | 1982-07-01 | 1982-07-01 | メモリ保持電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115194A JPS595325A (ja) | 1982-07-01 | 1982-07-01 | メモリ保持電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595325A JPS595325A (ja) | 1984-01-12 |
| JPH0315767B2 true JPH0315767B2 (ja) | 1991-03-01 |
Family
ID=14656678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115194A Granted JPS595325A (ja) | 1982-07-01 | 1982-07-01 | メモリ保持電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595325A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743622B2 (ja) * | 1985-11-19 | 1995-05-15 | シャープ株式会社 | メモリバックアップシステム |
| JPH0720759Y2 (ja) * | 1990-01-31 | 1995-05-15 | 大崎電気工業株式会社 | 停電補償誤動作防止機能を有する電源回路 |
| JP4830554B2 (ja) * | 2006-03-13 | 2011-12-07 | パナソニック電工株式会社 | 西洋式の浴槽とその製造方法 |
-
1982
- 1982-07-01 JP JP57115194A patent/JPS595325A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595325A (ja) | 1984-01-12 |
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