JPH01120017A - パターン形成法 - Google Patents
パターン形成法Info
- Publication number
- JPH01120017A JPH01120017A JP62277891A JP27789187A JPH01120017A JP H01120017 A JPH01120017 A JP H01120017A JP 62277891 A JP62277891 A JP 62277891A JP 27789187 A JP27789187 A JP 27789187A JP H01120017 A JPH01120017 A JP H01120017A
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- JP
- Japan
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- pattern
- respect
- substrate
- photomask
- aligned
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は、半導体装置等の製造に用いられるパターン
形成方法の改良に関するものである。
形成方法の改良に関するものである。
［発明の概要］
この発明は、基板上にホトマスク等を用いて第１、第２
及び第３のパターンを順次に形成する場合において、第
３のパターンの形成に用いられるホトマスクを第１及び
第２のパターンに関して異なる方向に位置合せすること
により集積度の向上を図ったものである。
及び第３のパターンを順次に形成する場合において、第
３のパターンの形成に用いられるホトマスクを第１及び
第２のパターンに関して異なる方向に位置合せすること
により集積度の向上を図ったものである。
［従来の技術］
一般に、半導体装置等の製造に際しては、絶縁材パター
ン、開ロバターン、電極材パターン等をホトマスク等を
用いて順次に形成する方法が広く採用されている。
ン、開ロバターン、電極材パターン等をホトマスク等を
用いて順次に形成する方法が広く採用されている。
このような方法にあっては、例えば第１、第２及び第３
のパターンを基板上に順次に形成する場合、第２及び第
３のパターンの形成にそれぞれ用いられるホトマスクは
いずれも第１のパターンに関して位置合せされるのが普
通であった。
のパターンを基板上に順次に形成する場合、第２及び第
３のパターンの形成にそれぞれ用いられるホトマスクは
いずれも第１のパターンに関して位置合せされるのが普
通であった。
［発明が解決しようとする問題点］
上記した従来法によると、第３のパターンは、第１のパ
ターンを介して間接的に第２のパターンとの位置関係を
規制されるため、第２のパターンに対する位置ずれが相
当大きくなる。このため、レイアウト上は、かような位
置ずれを見込んでマージンをとっておく必要があり、集
積度が低下する不都合があった。
ターンを介して間接的に第２のパターンとの位置関係を
規制されるため、第２のパターンに対する位置ずれが相
当大きくなる。このため、レイアウト上は、かような位
置ずれを見込んでマージンをとっておく必要があり、集
積度が低下する不都合があった。
［問題点を解決するための手段］
この発明の目的は、パターン位置ずれを最小にして集積
度の向上を図ることにある。
度の向上を図ることにある。
この発明によるパターン形成方法は、基板上に第１のパ
ターンを形成した後、この第１のパターンに関して位置
合せされた第１のホトマスクを用いて第２のパターンを
形成し、この後筒２のパターンに関して所定方向（例え
ばＸ方向）に位置合せされ且つ第１のパターンに関して
該所定方向とは異なる方向（例えばＸ方向に直交するＸ
方向）に位置合せされた第２のホトマスクを用いて第３
のパターンを形成することを特徴とするものである。
ターンを形成した後、この第１のパターンに関して位置
合せされた第１のホトマスクを用いて第２のパターンを
形成し、この後筒２のパターンに関して所定方向（例え
ばＸ方向）に位置合せされ且つ第１のパターンに関して
該所定方向とは異なる方向（例えばＸ方向に直交するＸ
方向）に位置合せされた第２のホトマスクを用いて第３
のパターンを形成することを特徴とするものである。
［作 用］
この発明のパターン形成方法によると、第３のパターン
は、例えばＸ方向については第２のパターンとの位置ず
れが最小となり、Ｘ方向については第１のパターンとの
位置ずれが最小となる。
は、例えばＸ方向については第２のパターンとの位置ず
れが最小となり、Ｘ方向については第１のパターンとの
位置ずれが最小となる。
このため、従来に比べてレイアウト上のマージンが少な
くて済み、集積度の向上が可能となる。
くて済み、集積度の向上が可能となる。
［実施例］
第１図は、この発明をＭＯＳ型ＲＯＭの製造に適用した
一実施例を説明するためのもので、ＭＯ３型メモリセル
の平面配置を示している。そして、第１図のＡ−Ａ ’
線断面及びＢ−Ｂ ′線断面はそれぞれ第２図及び第３
図に示されている。
一実施例を説明するためのもので、ＭＯ３型メモリセル
の平面配置を示している。そして、第１図のＡ−Ａ ’
線断面及びＢ−Ｂ ′線断面はそれぞれ第２図及び第３
図に示されている。
これらの図を参照してＭＯＳ型ＲＯＭの製造過程を述べ
る。
る。
まず、Ｐ型シリコン等からなる半導体基板１０の表面を
薄く酸化した後、その上にＣＶＤ （ケミカル・ベーパ
ー・デポジション）法等によりシリコンナイトライド膜
を被着する。そして、このシリコンナイトライド膜を周
知のホトリソグラフィ技術により所望のアクティブ領域
配置孔１２Ａに対応する部分が残るようにパターニング
する。
薄く酸化した後、その上にＣＶＤ （ケミカル・ベーパ
ー・デポジション）法等によりシリコンナイトライド膜
を被着する。そして、このシリコンナイトライド膜を周
知のホトリソグラフィ技術により所望のアクティブ領域
配置孔１２Ａに対応する部分が残るようにパターニング
する。
次に、残存するシリコンナイトライド膜部分をマスクと
して選択酸化処理を実行することにより基板上面にシリ
コンオキサイドからなるフィールド絶縁膜１２を形成す
る。この後、マスク用のシリコンナイトライド膜及びそ
の下の薄いシリコンオキサイド膜を除去する。この結果
、フィールド絶縁膜１２には、アクティブ領域配置孔１
２Ａが形成される。
して選択酸化処理を実行することにより基板上面にシリ
コンオキサイドからなるフィールド絶縁膜１２を形成す
る。この後、マスク用のシリコンナイトライド膜及びそ
の下の薄いシリコンオキサイド膜を除去する。この結果
、フィールド絶縁膜１２には、アクティブ領域配置孔１
２Ａが形成される。
なお、上記したシリコンナイトライドのパターニングの
際には、その処理を流用して基板上適宜の個所にＸ方向
及びＸ方向の位置合せ用マークを形成しておく。
際には、その処理を流用して基板上適宜の個所にＸ方向
及びＸ方向の位置合せ用マークを形成しておく。
次に、アクティブ領域配置孔１２Ａ内の半導体表面を酸
化してシリコンオキサイドからなるゲート絶縁膜を形成
する。そして、ゲート絶縁膜上には、ＣＶＤ法等により
ポリシリコン層を形成する。この後、所望のゲートパタ
ーンを有するホトマスクを用いるホトリソグラフィ処理
によりポリシリコン層をパターニングすることによりア
クティブ領域配置孔１２Ａと直交する形のゲート電極層
１４Ｇ ＋及び１４Ｇ２を形成する。この場合、ホトマ
スクの位置合せには、前述したＸ方向及びＸ方向のマー
クを基準として用いる。
化してシリコンオキサイドからなるゲート絶縁膜を形成
する。そして、ゲート絶縁膜上には、ＣＶＤ法等により
ポリシリコン層を形成する。この後、所望のゲートパタ
ーンを有するホトマスクを用いるホトリソグラフィ処理
によりポリシリコン層をパターニングすることによりア
クティブ領域配置孔１２Ａと直交する形のゲート電極層
１４Ｇ ＋及び１４Ｇ２を形成する。この場合、ホトマ
スクの位置合せには、前述したＸ方向及びＸ方向のマー
クを基準として用いる。
なお、上記したポリシリコンのパターニングの際には、
その処理を流用して基板上適宜の個所にＸ方向及びＸ方
向の位置合せ用マークを形成しておく。
その処理を流用して基板上適宜の個所にＸ方向及びＸ方
向の位置合せ用マークを形成しておく。
次に、フィールド絶縁膜１２並びにゲート電極層１４Ｇ
＋及び１４Ｇ２ をマスクとしてリン等のＮ型決定不
純物を基板中に選択的にドープすることによりＮ・型ソ
ース領域１Ｂ、 Ｎ・型ドレイン領域１８０ ｒ及び１
８Ｄ２を形成する。
＋及び１４Ｇ２ をマスクとしてリン等のＮ型決定不
純物を基板中に選択的にドープすることによりＮ・型ソ
ース領域１Ｂ、 Ｎ・型ドレイン領域１８０ ｒ及び１
８Ｄ２を形成する。
この後、基板上面にＣＶＤ法等によりリンケイ酸ガラス
等の絶縁膜を被着する。そして、所望のソースコンタク
トパターンを有するホトマスクを用いるホトリソグラフ
ィ処理により絶縁膜２０にソース用のコンタクト孔２Ｏ
Ａを形成する。この場合、ホトマスクの位置合せに際し
ては、Ｘ方向についてはゲートパターン形成用マスクで
作られたＸ方向の位置合せマークを基準として用い、ｙ
方向についてはアクティブ領域形成用マスクで作られた
ｙ方向の位置合せヤークを基準として用いる。このよう
にすると、コンタクト孔２ＯＡとゲート電極層１４Ｇ２
（又は１４Ｇ＋）との距離ａ（第２図参照）のずれ
量を最小にできると共に、コンタクト孔２ＯＡとアクテ
ィブ領域配置孔１２ＡのＸ方向の辺との距離ｂ（第３図
参照）のずれ量を最小にできる。従って、距離ａ及びｂ
のずれ量の減少分に対応してレイアウト上のマージンを
少なくすることができる。
等の絶縁膜を被着する。そして、所望のソースコンタク
トパターンを有するホトマスクを用いるホトリソグラフ
ィ処理により絶縁膜２０にソース用のコンタクト孔２Ｏ
Ａを形成する。この場合、ホトマスクの位置合せに際し
ては、Ｘ方向についてはゲートパターン形成用マスクで
作られたＸ方向の位置合せマークを基準として用い、ｙ
方向についてはアクティブ領域形成用マスクで作られた
ｙ方向の位置合せヤークを基準として用いる。このよう
にすると、コンタクト孔２ＯＡとゲート電極層１４Ｇ２
（又は１４Ｇ＋）との距離ａ（第２図参照）のずれ
量を最小にできると共に、コンタクト孔２ＯＡとアクテ
ィブ領域配置孔１２ＡのＸ方向の辺との距離ｂ（第３図
参照）のずれ量を最小にできる。従って、距離ａ及びｂ
のずれ量の減少分に対応してレイアウト上のマージンを
少なくすることができる。
［発明の効果］
以上のように、この発明によれば、レイアウト上のマー
ジンが少なくて済む分だけ集積度を高めることができ、
特にＲＯＭ等のように繰り返しパターンが半導体チップ
の大部分を占有するような場合にこの発明を適用すれば
チップ面積の減少が可能となる効果が得られるものであ
る。
ジンが少なくて済む分だけ集積度を高めることができ、
特にＲＯＭ等のように繰り返しパターンが半導体チップ
の大部分を占有するような場合にこの発明を適用すれば
チップ面積の減少が可能となる効果が得られるものであ
る。
第１図は、この発明の一実施例を説明するためのＭＯ３
型メモリセルの平面図、 第２図は、第１図のＡ−Ａ ’線に沿う断面図、第３図
は、第１図のＢ−Ｂ ’線に沿う断面図である。 １０・・・半導体基板、１２・・・フィールド絶縁膜、
１２Ａ・・・アクティブ領域配置孔、１４Ｇ＋ 、
１４Ｇ２・・・ゲート電極層、１６・・・ソース領域、
１８０１ 、１８Ｄ２・・・ドレイン領域、２０・
・・絶縁膜、２ＯＡ・・・コンタクト孔。
型メモリセルの平面図、 第２図は、第１図のＡ−Ａ ’線に沿う断面図、第３図
は、第１図のＢ−Ｂ ’線に沿う断面図である。 １０・・・半導体基板、１２・・・フィールド絶縁膜、
１２Ａ・・・アクティブ領域配置孔、１４Ｇ＋ 、
１４Ｇ２・・・ゲート電極層、１６・・・ソース領域、
１８０１ 、１８Ｄ２・・・ドレイン領域、２０・
・・絶縁膜、２ＯＡ・・・コンタクト孔。
Claims (1)
- 【特許請求の範囲】 （ａ）基板上に第１のパターンを形成する工程と、 （ｂ）前記第１のパターンに関して位置合せされた第１
のホトマスクを用いて前記基板上に第２のパターンを形
成する工程と、 （ｃ）前記第２のパターンに関して所定方向に位置合せ
されると共に前記第１のパターンに関して該所定方向と
は異なる方向に位置合せされた第２のホトマスクを用い
て前記基板上に第３のパターンを形成する工程と を含むパターン形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277891A JPH01120017A (ja) | 1987-11-02 | 1987-11-02 | パターン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277891A JPH01120017A (ja) | 1987-11-02 | 1987-11-02 | パターン形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120017A true JPH01120017A (ja) | 1989-05-12 |
Family
ID=17589727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277891A Pending JPH01120017A (ja) | 1987-11-02 | 1987-11-02 | パターン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347742B2 (en) * | 1999-06-14 | 2002-02-19 | International Business Machines Corporation | Variable focal length lenses |
| JP2012182216A (ja) * | 2011-02-28 | 2012-09-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1987
- 1987-11-02 JP JP62277891A patent/JPH01120017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347742B2 (en) * | 1999-06-14 | 2002-02-19 | International Business Machines Corporation | Variable focal length lenses |
| JP2012182216A (ja) * | 2011-02-28 | 2012-09-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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