JPH01120046A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH01120046A JPH01120046A JP62275810A JP27581087A JPH01120046A JP H01120046 A JPH01120046 A JP H01120046A JP 62275810 A JP62275810 A JP 62275810A JP 27581087 A JP27581087 A JP 27581087A JP H01120046 A JPH01120046 A JP H01120046A
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- JP
- Japan
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- semiconductor
- signal processing
- circuit
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特に高速、高集積なシ
ステムを実現するのに好適な半導体回路装置に関する。
ステムを実現するのに好適な半導体回路装置に関する。
従来、半導体集積回路を高集積化する方法として、１枚
のウェーハ上に各種の回路を形成し、これらを相互に配
線して用いる。いわゆるウェーハ・スケールＬＳＩが知
られている。また他の技術としては、アイ・イー・デイ
−・エム８４．テクニカル ダイジェスト、８Ｊ６頁（
ＩＥＤＭ８４゜Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、
ｐ ｐ ８１６−８１９）に述べられているように、２
枚のウェーハに形成された集積回路チップを、ウェーハ
状態で互いに接着して用いる方法がある。
のウェーハ上に各種の回路を形成し、これらを相互に配
線して用いる。いわゆるウェーハ・スケールＬＳＩが知
られている。また他の技術としては、アイ・イー・デイ
−・エム８４．テクニカル ダイジェスト、８Ｊ６頁（
ＩＥＤＭ８４゜Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、
ｐ ｐ ８１６−８１９）に述べられているように、２
枚のウェーハに形成された集積回路チップを、ウェーハ
状態で互いに接着して用いる方法がある。
上記従来技術は、同一ウェーハ内に形成される素子を用
いて集積回路を構成するために、外部の負荷を駆動する
電力素子あるいは高耐圧素子の内蔵、チップ間の信号伝
達を高速化する大電流駆動素子の内蔵、集積回路へ供給
する電力の制御回路を構成する高電圧、大電流素子の内
蔵化等については考慮されておらず、これらを内蔵化す
るためにはプロセスの複雑化２発生するジュール熱の放
散等に関する問題があった。
いて集積回路を構成するために、外部の負荷を駆動する
電力素子あるいは高耐圧素子の内蔵、チップ間の信号伝
達を高速化する大電流駆動素子の内蔵、集積回路へ供給
する電力の制御回路を構成する高電圧、大電流素子の内
蔵化等については考慮されておらず、これらを内蔵化す
るためにはプロセスの複雑化２発生するジュール熱の放
散等に関する問題があった。
本発明の目的は高速、高集積な電子回路を実現するため
に、大電力素子、あるいは大電流素子と信号処理用集積
回路を同一基板に実装した半導体回路装置を提供するこ
とである。
に、大電力素子、あるいは大電流素子と信号処理用集積
回路を同一基板に実装した半導体回路装置を提供するこ
とである。
上記目的は、半導体ウェーハ内に、信号処理集積回路（
以下ＬＳＩと略記する）を実現するための製造工程とは
別の製造工程により大電流素子、あるいは高耐圧素子を
形成し、その半導体ウェーハ上に、信号処理ＬＳＩを実
装することにより、大電流素子あるいは高耐圧素子を内
蔵した半導体回路装置が実現でき、従って高速、高集積
化が達成される。
以下ＬＳＩと略記する）を実現するための製造工程とは
別の製造工程により大電流素子、あるいは高耐圧素子を
形成し、その半導体ウェーハ上に、信号処理ＬＳＩを実
装することにより、大電流素子あるいは高耐圧素子を内
蔵した半導体回路装置が実現でき、従って高速、高集積
化が達成される。
（作用〕
本半導体回路装置においては、大電流素子は信号処理Ｌ
ＳＩ間の信号伝達に関して、配線容量を高速に充放電出
来るため、信号伝達の遅延を低減でき、高速化を達成で
きる。また高耐圧素子は信号処理ＬＳＩの出力信号を増
幅し、外部の負荷を高速に駆動することが出来る。また
、半導体ウェーハ上に実装される信号処理ＬＳＩは微細
加工プロセスを用いて実現出来るため、高集積化が達成
出来る。
ＳＩ間の信号伝達に関して、配線容量を高速に充放電出
来るため、信号伝達の遅延を低減でき、高速化を達成で
きる。また高耐圧素子は信号処理ＬＳＩの出力信号を増
幅し、外部の負荷を高速に駆動することが出来る。また
、半導体ウェーハ上に実装される信号処理ＬＳＩは微細
加工プロセスを用いて実現出来るため、高集積化が達成
出来る。
従って、これらを組み合わせることによって、高速、高
集積の半導体回路装置を実現できる。
集積の半導体回路装置を実現できる。
以下、本発明の一実施例を第１図および第２図により説
明する。Ｐ形シリコンウェーハ１にＮチャネルＭＯＳＦ
ＥＴ２および配線８，１３．１４等を形成する。Ｎチャ
ネルＭＯ８ＦＥＴは、従来の製造プロセスで製作可能で
あり１本実施例ではチャネル幅を大きくして、ＩＡの電
流が扱えるように設計しである。また、耐圧は３６Ｖと
、信号処理ＬＳＩに用いたＭＯＳＦＥＴの３倍以上の高
耐圧化がなされている。上記ＭＯ５ＦＥＴ２．ホトカッ
プラー１−０．トランス９および集積回路３により、第
２図に示すような直流・直流変換器を梧成し、その出力
を電源配線８を通して、信号処理用ＬＳＩ４，５，６．
７へ直流電力を供給している。集積回路３および信号処
理ＬＳＩ４，５゜６．７はフリップ・チップ・ボンディ
ングによりフェースダウンでシリコン基板１上に実装さ
れている。尚集積回路３には、電力変換器の制御回路。
明する。Ｐ形シリコンウェーハ１にＮチャネルＭＯＳＦ
ＥＴ２および配線８，１３．１４等を形成する。Ｎチャ
ネルＭＯ８ＦＥＴは、従来の製造プロセスで製作可能で
あり１本実施例ではチャネル幅を大きくして、ＩＡの電
流が扱えるように設計しである。また、耐圧は３６Ｖと
、信号処理ＬＳＩに用いたＭＯＳＦＥＴの３倍以上の高
耐圧化がなされている。上記ＭＯ５ＦＥＴ２．ホトカッ
プラー１−０．トランス９および集積回路３により、第
２図に示すような直流・直流変換器を梧成し、その出力
を電源配線８を通して、信号処理用ＬＳＩ４，５，６．
７へ直流電力を供給している。集積回路３および信号処
理ＬＳＩ４，５゜６．７はフリップ・チップ・ボンディ
ングによりフェースダウンでシリコン基板１上に実装さ
れている。尚集積回路３には、電力変換器の制御回路。
ＭＯＳＦＥＴ２によってパルス変換された電力波形の整
流および平滑回路等も含まれる。電力変換器への直流入
力電圧は例えば１２Ｖで、これを信号処理ＬＳＩの動作
電圧、例えば５ｖに降圧している。ホトカップラー１０
は電力変換器の出力電圧を制御するため信号を、ＭＯＳ
ＦＥＴ２のゲート駆動回路へ伝達する。
流および平滑回路等も含まれる。電力変換器への直流入
力電圧は例えば１２Ｖで、これを信号処理ＬＳＩの動作
電圧、例えば５ｖに降圧している。ホトカップラー１０
は電力変換器の出力電圧を制御するため信号を、ＭＯＳ
ＦＥＴ２のゲート駆動回路へ伝達する。
本発明の半導体回路装置では、信号処理ＬＳＩであるメ
モリ、ロジックは各々最適化されたプロセスで製造でき
、従って性能・コスト比を高めることが出来る。また信
号処理ＬＳＩへ供給するための電力は、実装基板の近く
まで１２Ｖで送電出来、従って送電ケーブルの抵抗によ
る損失を低減できる０以上述べたように、本発明による
半導体回路装置では、高集積で、性能・コスト比の優れ
た電子回路を提供できる０本実施例では、電力変換器と
してスイッチング型の降圧回路を用いたが。
モリ、ロジックは各々最適化されたプロセスで製造でき
、従って性能・コスト比を高めることが出来る。また信
号処理ＬＳＩへ供給するための電力は、実装基板の近く
まで１２Ｖで送電出来、従って送電ケーブルの抵抗によ
る損失を低減できる０以上述べたように、本発明による
半導体回路装置では、高集積で、性能・コスト比の優れ
た電子回路を提供できる０本実施例では、電力変換器と
してスイッチング型の降圧回路を用いたが。
直列レギュレーター等を用いても同様に実現できる。
第二の実施例を第３図および第４図により説明する。第
３図は２個の電力変換器１６．１７および信号処理ＬＳ
１１８．１９等をシリコンウェーハ１′上に実装した、
平面図を示している。ここで、電力変換器１６．１７は
第４図に断面構造を示すようなＮチャネル形ＭＯ８ＦＥ
Ｔを主スィッチとして用いた。
３図は２個の電力変換器１６．１７および信号処理ＬＳ
１１８．１９等をシリコンウェーハ１′上に実装した、
平面図を示している。ここで、電力変換器１６．１７は
第４図に断面構造を示すようなＮチャネル形ＭＯ８ＦＥ
Ｔを主スィッチとして用いた。
Ｎチャネ／Ｌ／ＭＯ８ＦＥＴは、Ｐ形基板２０にＮ形エ
ピタキシャル層２２を形成し、Ｐ層によってアイソレー
ションされた領域内に２重拡散型ＭＯ８ＦＥＴを形成し
たものである。ここで２３はＰ形波散層、２４はＮ形の
拡散層で、ソースとなっている。２５はポリシリコンゲ
ートで、シリコンウェーハ２０上に実装されている制御
回路を含むチップ２６により駆動されている。
ピタキシャル層２２を形成し、Ｐ層によってアイソレー
ションされた領域内に２重拡散型ＭＯ８ＦＥＴを形成し
たものである。ここで２３はＰ形波散層、２４はＮ形の
拡散層で、ソースとなっている。２５はポリシリコンゲ
ートで、シリコンウェーハ２０上に実装されている制御
回路を含むチップ２６により駆動されている。
第３図において、電力変換器１６の出力電圧は５ｖ、電
力変換器１７の出力電圧は３．３ｖに設計した０本実施
例では、第一の実施例と同様に。
力変換器１７の出力電圧は３．３ｖに設計した０本実施
例では、第一の実施例と同様に。
信号処理ＬＳＩに供給する電力を、実装基板の近くまで
高電圧で送電出来るため、ケーブルの損失を低減できる
。また、５ｖおよび３．３ｖの２つの電圧に対し、同一
のケーブルで送電出来るため、電源配線が簡単になる利
点がある。
高電圧で送電出来るため、ケーブルの損失を低減できる
。また、５ｖおよび３．３ｖの２つの電圧に対し、同一
のケーブルで送電出来るため、電源配線が簡単になる利
点がある。
第三の実施例を第５図、第６図を用いて説明する１本実
施例は、高電圧の駆動用半導体回路装置を実現したもの
である。
施例は、高電圧の駆動用半導体回路装置を実現したもの
である。
第５図において、２７はＰ形基板であり、２８゜２９．
３０は高電圧の駆動回路である。３１は信号処理回路を
含むチップで、フリップ・チップ・ボンディングにより
シリコン基板２７上に実装されている。
３０は高電圧の駆動回路である。３１は信号処理回路を
含むチップで、フリップ・チップ・ボンディングにより
シリコン基板２７上に実装されている。
第６図は、第５図に示した半導体回路装置のブロック図
である。破線部３１はシフトレジスタ。
である。破線部３１はシフトレジスタ。
ラッチ回路等を含む信号処理部である。データ入力端子
３４から入力された信号は、クロックにより転送され、
ラッチを通して出力部２８へ伝達される。本実施例では
８ビツトのシフトレジスタおよびラッチを含んでおり、
高耐圧出力部も８回路ある０本発明によれば、回路損失
の大きな高耐圧部を含むシリコンチップ２７は、放熱の
良いパッケージに直接ダイボンディングされているため
、温度上昇は低く抑えられ、従って高信頼性が達成され
る。また、０ＭＯ５で構成されている信号処理部と、高
耐圧ＭＯ８で構成されている出力部が別々のチップに形
成されているため、各々のチップを製造するプロセスが
単純となり、製造歩留りの向上が期待できる。また、信
号処理部と高耐圧部が共存する。従来のモノリシック集
積回路で生じるラッチ・アップの問題が生じない利点も
ある。
３４から入力された信号は、クロックにより転送され、
ラッチを通して出力部２８へ伝達される。本実施例では
８ビツトのシフトレジスタおよびラッチを含んでおり、
高耐圧出力部も８回路ある０本発明によれば、回路損失
の大きな高耐圧部を含むシリコンチップ２７は、放熱の
良いパッケージに直接ダイボンディングされているため
、温度上昇は低く抑えられ、従って高信頼性が達成され
る。また、０ＭＯ５で構成されている信号処理部と、高
耐圧ＭＯ８で構成されている出力部が別々のチップに形
成されているため、各々のチップを製造するプロセスが
単純となり、製造歩留りの向上が期待できる。また、信
号処理部と高耐圧部が共存する。従来のモノリシック集
積回路で生じるラッチ・アップの問題が生じない利点も
ある。
第四の実施例を第７図および第８図を用いて説明する。
第７図はシリコン基板３８に、駆動能力の大きなレベル
シフト回路４１および駆動回路４３および信号線４４を
形成し、更に信号処理用ＬＳＩ４２等を、フェース・ダ
ウンでフリップ・チップ・ボンディングしたものである
。同図中４６は５Ｖ電源、４７は３．３ｖ電源を供給す
るためのポンディングパッドである。その他の信号系の
入力部は省略しである１回路４１は３．３ｖ系の信号処
理ＬＳＩ４２からの出力を、外部の５ｖ系信号処理系に
伝達するためのレベルシフト回路であり、同時にリード
線等の浮遊容量を高速に充放電可能なように大電流を供
給できるように設計されている。
シフト回路４１および駆動回路４３および信号線４４を
形成し、更に信号処理用ＬＳＩ４２等を、フェース・ダ
ウンでフリップ・チップ・ボンディングしたものである
。同図中４６は５Ｖ電源、４７は３．３ｖ電源を供給す
るためのポンディングパッドである。その他の信号系の
入力部は省略しである１回路４１は３．３ｖ系の信号処
理ＬＳＩ４２からの出力を、外部の５ｖ系信号処理系に
伝達するためのレベルシフト回路であり、同時にリード
線等の浮遊容量を高速に充放電可能なように大電流を供
給できるように設計されている。
第８図（ａ）はレベルシフト回路図であるが。
４８はＮチャネルＭＯ５ＦＥＴ、４９はＰチャネルＭＯ
８ＦＥＴを表わしている。入力端子５０に３．３ｖ系の
出力を印加し、出力端子５２から５Ｖ系を駆動する。
８ＦＥＴを表わしている。入力端子５０に３．３ｖ系の
出力を印加し、出力端子５２から５Ｖ系を駆動する。
第７図の回路４３は信号線を駆動するための回路で、や
はり信号線容量、信号処理ＬＳＩの入力容量等を高速に
充放電可能なように、駆動能力を大きくしである。
はり信号線容量、信号処理ＬＳＩの入力容量等を高速に
充放電可能なように、駆動能力を大きくしである。
第８図（ｂ）は駆動回路図で、５５はＮチャネルＭＯ８
ＦＥＴ、５６はＰチャネルＭＯ８ＦＥＴである。
ＦＥＴ、５６はＰチャネルＭＯ８ＦＥＴである。
以上述べたように、本発明によれば、駆動能力の優れた
回路と信号処理ＬＳＩを別々なプロセスで製作できるた
め、製作プロセスの単純化が可能となる。また、駆動能
力の優れた素子をチップ間のインターフェイスに用いて
いるため、高速なシステムが実現できる。
回路と信号処理ＬＳＩを別々なプロセスで製作できるた
め、製作プロセスの単純化が可能となる。また、駆動能
力の優れた素子をチップ間のインターフェイスに用いて
いるため、高速なシステムが実現できる。
第五の実施例を第９図、第１０図を用いて説明する。
第９図は電力用ＭＯ８ＦＥＴチップ５９の上に、信号処
理回路を含むチップ６０をボンディングしたものである
。電力用ＭＯ８ＦＥＴは、電力損失が大きいため、放熱
の良いパッケージにマウントされる。しかし、信号処理
回路は低消費電力なので、放熱については考慮する必要
が無く、従って電力用ＭＯＳＦＥＴ上にボンディング可
能である。
理回路を含むチップ６０をボンディングしたものである
。電力用ＭＯ８ＦＥＴは、電力損失が大きいため、放熱
の良いパッケージにマウントされる。しかし、信号処理
回路は低消費電力なので、放熱については考慮する必要
が無く、従って電力用ＭＯＳＦＥＴ上にボンディング可
能である。
第１０図は本発明の実施例である半導体回路装置のブロ
ック図である。５９はＮチャネルＭＯ３ＦＩＥＴ、７２
は電源端子である。ＮチャネルＭＯ５ＦＥＴはソースフ
ォロアで用いられるため、十分低損失とするためにはゲ
ート、ソース間電位を十分に大きくする必要がある。従
って、本実施例ではチャージポンプ回路７０によって、
ドレイン電圧である電源電圧以上の電圧を発生させて、
ゲートに印加している。７１は端子６６と端子６７に接
続される負荷の状態を監視するための回路で、負荷開放
および過電流検出回路を含んでｌる。同図中破線部分の
回路６０のチップが電力用ＭＯＳＦＥＴ上にボンディン
グされている１本実施例においても、電力用ＭＯ８ＦＥ
Ｔと信号処理回路を含むチップが別々のプロセスで製作
されるため、プロセスの簡単化が可能となる。
ック図である。５９はＮチャネルＭＯ３ＦＩＥＴ、７２
は電源端子である。ＮチャネルＭＯ５ＦＥＴはソースフ
ォロアで用いられるため、十分低損失とするためにはゲ
ート、ソース間電位を十分に大きくする必要がある。従
って、本実施例ではチャージポンプ回路７０によって、
ドレイン電圧である電源電圧以上の電圧を発生させて、
ゲートに印加している。７１は端子６６と端子６７に接
続される負荷の状態を監視するための回路で、負荷開放
および過電流検出回路を含んでｌる。同図中破線部分の
回路６０のチップが電力用ＭＯＳＦＥＴ上にボンディン
グされている１本実施例においても、電力用ＭＯ８ＦＥ
Ｔと信号処理回路を含むチップが別々のプロセスで製作
されるため、プロセスの簡単化が可能となる。
本発明によれば、駆動能力の大きな素子および回路と信
号処理系の回路が別々の製作プロセスで実現できるため
、製作プロセスの単純化と最適化が容易となる。従って
歩留り向上、低コスト化の利点がある。また、放熱が必
要な回路を、半導体基板に形成し、熱放散の良いパッケ
ージにマウントできるため、実装密度を高めることがで
きる。
号処理系の回路が別々の製作プロセスで実現できるため
、製作プロセスの単純化と最適化が容易となる。従って
歩留り向上、低コスト化の利点がある。また、放熱が必
要な回路を、半導体基板に形成し、熱放散の良いパッケ
ージにマウントできるため、実装密度を高めることがで
きる。
更に、出力部およびチップ間のインターフェイスに駆動
能力の大きな回路を容易に用いることが可能なために、
高速のシステムが構成できる効果がある。すなわち、本
発明の半導体回路装置は、高速、高密度、高信頼性のシ
ステム実現に効果がある。
能力の大きな回路を容易に用いることが可能なために、
高速のシステムが構成できる効果がある。すなわち、本
発明の半導体回路装置は、高速、高密度、高信頼性のシ
ステム実現に効果がある。
第１図は本発明の第一の実施例の斜視図、第２図は電源
部の回路ブロック図、第３図は第二の実施例の平面図、
第４図は電力用ＭＯ８ＦＥＴ部分の断面図、第５図は第
三の実施例の斜視図、第６図はそのブロック図、第７図
は第四の実施例を示す斜視図、第８図はそのレベルシフ
トおよび駆動回路図、第９図は第五の実施例の平面図、
第１０図はその回路ブロック図である。 １・・・シリコン基板、２・・・電力用ＭＯ３ＦＥＴ、
４・・・信号処理ＬＳＩチップ、８・・・電源配線、１
６・・・電力変換器、４１・・・レベルシフト回路、４
３・・・駆動回路、５９・・・電力用ＭＯ８ＦＥＴ、６
ｏ・・・信号処理回路を含むチップ、７０・・・チャー
ジポンプ目薬１ 図 第３図 芥５１２１ 第 ム （２１ 乎′８図 （α） （ｂ）′ｆ、９図 第１０１２１ 夙を回）ト
部の回路ブロック図、第３図は第二の実施例の平面図、
第４図は電力用ＭＯ８ＦＥＴ部分の断面図、第５図は第
三の実施例の斜視図、第６図はそのブロック図、第７図
は第四の実施例を示す斜視図、第８図はそのレベルシフ
トおよび駆動回路図、第９図は第五の実施例の平面図、
第１０図はその回路ブロック図である。 １・・・シリコン基板、２・・・電力用ＭＯ３ＦＥＴ、
４・・・信号処理ＬＳＩチップ、８・・・電源配線、１
６・・・電力変換器、４１・・・レベルシフト回路、４
３・・・駆動回路、５９・・・電力用ＭＯ８ＦＥＴ、６
ｏ・・・信号処理回路を含むチップ、７０・・・チャー
ジポンプ目薬１ 図 第３図 芥５１２１ 第 ム （２１ 乎′８図 （α） （ｂ）′ｆ、９図 第１０１２１ 夙を回）ト
Claims (1)
- 【特許請求の範囲】 １、半導体基体に形成された能動素子および配線と半導
体集積回路チップから成る半導体回路装置において、該
半導体チップが前記半導体基体上に実装されていること
を特徴とする半導体回路装置。 ２、上記半導体基体に形成された能動素子が、大電流の
ＭＯＳＦＥＴから成つていることを特徴とする請求範囲
第１項記載の半導体回路装置。 ３、上記半導体基体に形成された能動素子が、高電圧素
子を含むことを特徴とする請求範囲第１項記載の半導体
回路装置。 ４、上記半導体基体に形成された能動素子を前記半導体
集積回路チップ間の信号の伝達経路の一部に用いること
を特徴とする請求範囲第１項記載の半導体回路装置。 ５、上記半導体基体に形成された能動素子を、前記半導
体集積回路チップの信号出力部に接続して用いることを
特徴とする請求範囲第１項記載の半導体回路装置。 ６、上記半導体基体に形成された能動素子の一部が、前
記半導体集積回路チップに供給する電力を制御するため
の電力変換器の一部を構成していることを特徴とする、
請求範囲第１項記載の半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275810A JPH01120046A (ja) | 1987-11-02 | 1987-11-02 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275810A JPH01120046A (ja) | 1987-11-02 | 1987-11-02 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120046A true JPH01120046A (ja) | 1989-05-12 |
Family
ID=17560731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275810A Pending JPH01120046A (ja) | 1987-11-02 | 1987-11-02 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434453A (en) * | 1991-04-26 | 1995-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and computer system using the same |
| WO2006039048A3 (en) * | 2004-09-30 | 2006-08-10 | Intel Corp | An apparatus and method for multi-phase transformers |
| US7504808B2 (en) | 2005-06-30 | 2009-03-17 | Intel Corporation | Multiphase transformer for a multiphase DC-DC converter |
-
1987
- 1987-11-02 JP JP62275810A patent/JPH01120046A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434453A (en) * | 1991-04-26 | 1995-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and computer system using the same |
| WO2006039048A3 (en) * | 2004-09-30 | 2006-08-10 | Intel Corp | An apparatus and method for multi-phase transformers |
| US7315463B2 (en) | 2004-09-30 | 2008-01-01 | Intel Corporation | Apparatus and method for multi-phase transformers |
| US7504808B2 (en) | 2005-06-30 | 2009-03-17 | Intel Corporation | Multiphase transformer for a multiphase DC-DC converter |
| US8358112B2 (en) | 2005-06-30 | 2013-01-22 | Intel Corporation | Multiphase transformer for a multiphase DC-DC converter |
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