JPS6331106B2 - - Google Patents
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- Publication number
- JPS6331106B2 JPS6331106B2 JP54154598A JP15459879A JPS6331106B2 JP S6331106 B2 JPS6331106 B2 JP S6331106B2 JP 54154598 A JP54154598 A JP 54154598A JP 15459879 A JP15459879 A JP 15459879A JP S6331106 B2 JPS6331106 B2 JP S6331106B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- leakage current
- channel
- semiconductor
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、絶縁性基板上の半導体層を用いて
構成され、かつ導電型の異なる半導体領域が直接
結合されてなる半導体装置に関する。
構成され、かつ導電型の異なる半導体領域が直接
結合されてなる半導体装置に関する。
導電型の異なる半導体領域が金属配線を介して
結合されてなる半導体装置としては、例えば、相
補型MOSインバータがある。これは第１図に示
すように、ドレインを共通にしたｐチヤネル
MOSFETとｎチヤネルMOSFETとを複数段に
並列し、かつ第１段目のｐチヤネルMOSFET１
ａのドレインとｎチヤネルMOSFET１ｂのドレ
インとの接続点を第２段目のｐチヤネル
MOSFET２ａおよびｎチヤネルMOSFET２ｂ
のゲートに接続し、以下第３段、第４段…を同様
に接続したものである。従来このような半導体装
置において、ｐチヤネルMOSFET１ａ，２ａ…
のドレイン（ｐ層）とｎチヤネルMOSFET１
ｂ，２ｂ…のドレイン（ｎ層）との接続はAl線
によつて行われていた。このため、Al線を配設
するための余分な面積が必要になり、集積度の向
上に問題があつた。
結合されてなる半導体装置としては、例えば、相
補型MOSインバータがある。これは第１図に示
すように、ドレインを共通にしたｐチヤネル
MOSFETとｎチヤネルMOSFETとを複数段に
並列し、かつ第１段目のｐチヤネルMOSFET１
ａのドレインとｎチヤネルMOSFET１ｂのドレ
インとの接続点を第２段目のｐチヤネル
MOSFET２ａおよびｎチヤネルMOSFET２ｂ
のゲートに接続し、以下第３段、第４段…を同様
に接続したものである。従来このような半導体装
置において、ｐチヤネルMOSFET１ａ，２ａ…
のドレイン（ｐ層）とｎチヤネルMOSFET１
ｂ，２ｂ…のドレイン（ｎ層）との接続はAl線
によつて行われていた。このため、Al線を配設
するための余分な面積が必要になり、集積度の向
上に問題があつた。
Al線を用いずに異なる導電性の半導体領域を
直接結合させようとすると結合部に電気的障壁が
形成され動作に不都合が生ずると考えられてい
た。
直接結合させようとすると結合部に電気的障壁が
形成され動作に不都合が生ずると考えられてい
た。
これに対して、結合部に生ずる障壁を無くすべ
く、それぞれの半導体領域に1018／cm3以上の不純
物を含ませ、前記障壁を形成させずに、オーム接
触が実現できることが見い出されている。（特願
昭48−74178）。
く、それぞれの半導体領域に1018／cm3以上の不純
物を含ませ、前記障壁を形成させずに、オーム接
触が実現できることが見い出されている。（特願
昭48−74178）。
本発明者等は、SOS（Silicon on Sapphire）の
場合には、欠陥が多いために前記障壁が在存して
もその障壁（ｐ−ｎ接合障壁）のリーク電流が十
分に存在する結果、それぞれの半導体領域の不純
物濃度を1018／cm3以上としたときにも直接結合し
て良好な電気的導通状態が得られ、相補型MOS
インバータとして、使用できることを見い出し
た。
場合には、欠陥が多いために前記障壁が在存して
もその障壁（ｐ−ｎ接合障壁）のリーク電流が十
分に存在する結果、それぞれの半導体領域の不純
物濃度を1018／cm3以上としたときにも直接結合し
て良好な電気的導通状態が得られ、相補型MOS
インバータとして、使用できることを見い出し
た。
この発明は、上記点に鑑みてなされたもので
SOSのような絶縁性基板に設けられた半導体層を
用いて、導電型の異なる半導体層が結合されてな
る半導体装置において、Al線等を用いずに不純
物濃度1018／cm3以下の導電型の異なる半導体層を
直接接続し、集積度等の向上を図つた半導体装置
を提供することを目的とする。
SOSのような絶縁性基板に設けられた半導体層を
用いて、導電型の異なる半導体層が結合されてな
る半導体装置において、Al線等を用いずに不純
物濃度1018／cm3以下の導電型の異なる半導体層を
直接接続し、集積度等の向上を図つた半導体装置
を提供することを目的とする。
以下この発明の詳細を実施例について説明す
る。
る。
例えば、第２図ａ〜ｄに示すようにサフアイヤ
基板１１上に設けられたn-型シリコン層１２内
に高不純物濃度のn+層１３およびp+層１４をそ
れぞれの一部が重なるように又は接触するように
拡散し、n+層１３とp+層１４とが、電気的にリ
ーク電流が存在するように形成する。SOSの場合
には、前述のようにシリコン膜中に、結晶欠陥が
多く（1018〜1011／cm3）、これが深い準位を形成
し、生成電流が大きくなり所望のリーク電流が簡
単に得られる。このため、前述の異なる導電型の
半導体領域の不純物濃度を1018／cm3以上にする必
要は特にないわけである。
基板１１上に設けられたn-型シリコン層１２内
に高不純物濃度のn+層１３およびp+層１４をそ
れぞれの一部が重なるように又は接触するように
拡散し、n+層１３とp+層１４とが、電気的にリ
ーク電流が存在するように形成する。SOSの場合
には、前述のようにシリコン膜中に、結晶欠陥が
多く（1018〜1011／cm3）、これが深い準位を形成
し、生成電流が大きくなり所望のリーク電流が簡
単に得られる。このため、前述の異なる導電型の
半導体領域の不純物濃度を1018／cm3以上にする必
要は特にないわけである。
更に、この障壁（接合）のリーク電流を回路設
計上特に大きくしたい場合には第２図ｅ〜ｇのよ
うな構造にしても良い。即ち、ｅではn+層１３
とp+層１４の間にp-層（またはn-層、理想的に
はｉ層）１５を形設し、空乏層の体積が大きくな
るようにしてこの領域での生成電流を実効的に大
きくしている。ｆではn+層１３とp+層１４の境
界（接合）付近にリーク電流が増大するような不
純物層１６（望ましくは、Au、Ag、Cu等の重金
属や他の深いレベルを形成する不純物をイオン注
入法で設けて、この領域に深い準位を形成し、更
にリーク電流を増大させている。ｇでは、n-層
１２の深い領域にn+層１３をイオン注入法等で
形成し、p+層１４との間で、電気的にリーク電
流を増大させている。このように種々変形例が考
えられるが、このようにしてリーク電流の存在す
る、異なる導電型の半導体領域の結合ができる。
計上特に大きくしたい場合には第２図ｅ〜ｇのよ
うな構造にしても良い。即ち、ｅではn+層１３
とp+層１４の間にp-層（またはn-層、理想的に
はｉ層）１５を形設し、空乏層の体積が大きくな
るようにしてこの領域での生成電流を実効的に大
きくしている。ｆではn+層１３とp+層１４の境
界（接合）付近にリーク電流が増大するような不
純物層１６（望ましくは、Au、Ag、Cu等の重金
属や他の深いレベルを形成する不純物をイオン注
入法で設けて、この領域に深い準位を形成し、更
にリーク電流を増大させている。ｇでは、n-層
１２の深い領域にn+層１３をイオン注入法等で
形成し、p+層１４との間で、電気的にリーク電
流を増大させている。このように種々変形例が考
えられるが、このようにしてリーク電流の存在す
る、異なる導電型の半導体領域の結合ができる。
次に、この発明を第１図に示した相補型MOS
インバータに適用した実施例について第３図を参
照して説明する。
インバータに適用した実施例について第３図を参
照して説明する。
図中２０は、サフアイヤ基板で、その上面に
は、フイールド酸化膜２１、低不純物濃度のｎ型
シリコン層２２、ｐ型シリコン層２３が設けられ
ている。これらシリコン層２２，２３の所定箇所
すなわちFETのソース・ドレーンとなる部分に
は、不純物濃度の非常に高い（例えば1020／cm3）
p++層２４、n++層２７、不純物濃度の高い（例
えば1017／cm3）p+層２５、n+層２６が不純物添加
されて、形成されている。そしてp+層２５とn+
層２６とは接触している。
は、フイールド酸化膜２１、低不純物濃度のｎ型
シリコン層２２、ｐ型シリコン層２３が設けられ
ている。これらシリコン層２２，２３の所定箇所
すなわちFETのソース・ドレーンとなる部分に
は、不純物濃度の非常に高い（例えば1020／cm3）
p++層２４、n++層２７、不純物濃度の高い（例
えば1017／cm3）p+層２５、n+層２６が不純物添加
されて、形成されている。そしてp+層２５とn+
層２６とは接触している。
一方チヤネル領域となるp++層２４、p+層２５
の間のｎ型シリコン層２２上およびn+層２６、
n++層２７の間のｐ型シリコン層２３上には、そ
れぞれゲート酸化膜２８，２９を介して、ゲート
となる多結晶シリコン膜３０，３１が設けられて
いる。そしてこれら半導体層の上面には絶縁性の
保護膜３２が設けられており、その所定箇所に、
電極取り出し用の穴があけられ、Al膜３３，３
４が設けられている。
の間のｎ型シリコン層２２上およびn+層２６、
n++層２７の間のｐ型シリコン層２３上には、そ
れぞれゲート酸化膜２８，２９を介して、ゲート
となる多結晶シリコン膜３０，３１が設けられて
いる。そしてこれら半導体層の上面には絶縁性の
保護膜３２が設けられており、その所定箇所に、
電極取り出し用の穴があけられ、Al膜３３，３
４が設けられている。
こうしてサフアイヤ基板２０上にはｐチヤネル
MOSFET、ｎチヤネルMOSFETの、それぞれ
のドレインp+層２５とn+層２６とが直接接続し
た相補型MOSインバータが構成されている。つ
まり、p+層２５とn+層２６とは、リーク電流が
大きい障壁の接続となつている。
MOSFET、ｎチヤネルMOSFETの、それぞれ
のドレインp+層２５とn+層２６とが直接接続し
た相補型MOSインバータが構成されている。つ
まり、p+層２５とn+層２６とは、リーク電流が
大きい障壁の接続となつている。
このような構成にすれば、p+層２５とを電気
的に接続するためのAl配線が不要となり、製造
工程が簡略化されるばかりでなく相互接続のため
のAl配線の面積が不要になり、集積度を高める
ことができる。特に、この種の構造、つまりSOS
構造の集積回路では、基板となるサフアイヤが非
常に高価なものであることに伴い、素子の集積度
をできるかぎり高めることが望まれていた。した
がつて、この実施例のように、Al配線を行なわ
ず、導電型の異なるそれぞれのドレイン同志をリ
ーク電流が大きい状態で直接接続したことは、製
品のコストを下げる意味からも非常に有益であ
る。また負荷容量も小さくなるので、スイツチン
グスピードが向上し、この種の半導体装置の利点
である高周波特性を更に向上させ得る。
的に接続するためのAl配線が不要となり、製造
工程が簡略化されるばかりでなく相互接続のため
のAl配線の面積が不要になり、集積度を高める
ことができる。特に、この種の構造、つまりSOS
構造の集積回路では、基板となるサフアイヤが非
常に高価なものであることに伴い、素子の集積度
をできるかぎり高めることが望まれていた。した
がつて、この実施例のように、Al配線を行なわ
ず、導電型の異なるそれぞれのドレイン同志をリ
ーク電流が大きい状態で直接接続したことは、製
品のコストを下げる意味からも非常に有益であ
る。また負荷容量も小さくなるので、スイツチン
グスピードが向上し、この種の半導体装置の利点
である高周波特性を更に向上させ得る。
次にこの実施例でのp+層２５とn+層２６間の
リーク電流を見積つて見る。第４図において、
Q1は、駆動用ｎチヤネルFET、Q2は負荷用ｐチ
ヤネルFET、Ｄは前述のp+層２５とn+層２６間
にできるダイオード、C1はインバータの負荷容
量を示す。今、駆動用トランジスタおよび負荷用
トランジスタのＷ／Ｌをそれぞれ8μｍ／2μｍ、
4μｍ／2μｍ（βR＝1/2）とすると、インバータ一
段当りの負荷容量は0.02PFとなる。第４図のよ
うにダイオードの上側から出力を取り出した場合
を考えると入力0Vのとき負荷容量を電源側から
充電するのは、ダイオードに関係なく行なわれ、
出力はVDD＝5Vとなる。入力が5Vになつたとき
はQ1が導通し、負荷からダイオードＤを通して
電荷が放電される。このときダイオードＤの拡散
電位が0.4Vあると、0.4Vまでは急速に出力の電
位は下がるが、0.4Vにるとそれ以後は、ダイオ
ードＤのリーク電流を通して放電が行われるよう
になる。今負荷容量C1が0.02PFとして、0.4Vが
0Vまでになる時間ｔを大ざつぱに計算してみる
とダイオードのリーク電流Ｉを10-6Aとして ｔ＝0.02（PF）×0.4（Ｖ）／10-6(A)＝８（ns） 即ち、8nsで出力の電位が0Vに落ちることにな
る。この時間は、それ程大きな時間でなく、問題
でない場合が多い。また、この時間が問題になる
場合出力の低レベルが、0.4V浮くことを回路上
加味して設計すれば、本発明の方式はデジタル回
路に十分使用できるものである。この例ではダイ
オードＤの拡散電位を小さくすることも可能であ
る。またこの発明によるこのような構造のインバ
ータを半導体メモリのセルに使用するときには負
荷用トランジスタQ2のリーク電流よりもダイオ
ードＤのリーク電流を大きくしておかないと半導
体メモリのスタンド・バイ時の消費電力が、ダイ
オードＤで定まつてしまうことになり、不都合で
ある。
リーク電流を見積つて見る。第４図において、
Q1は、駆動用ｎチヤネルFET、Q2は負荷用ｐチ
ヤネルFET、Ｄは前述のp+層２５とn+層２６間
にできるダイオード、C1はインバータの負荷容
量を示す。今、駆動用トランジスタおよび負荷用
トランジスタのＷ／Ｌをそれぞれ8μｍ／2μｍ、
4μｍ／2μｍ（βR＝1/2）とすると、インバータ一
段当りの負荷容量は0.02PFとなる。第４図のよ
うにダイオードの上側から出力を取り出した場合
を考えると入力0Vのとき負荷容量を電源側から
充電するのは、ダイオードに関係なく行なわれ、
出力はVDD＝5Vとなる。入力が5Vになつたとき
はQ1が導通し、負荷からダイオードＤを通して
電荷が放電される。このときダイオードＤの拡散
電位が0.4Vあると、0.4Vまでは急速に出力の電
位は下がるが、0.4Vにるとそれ以後は、ダイオ
ードＤのリーク電流を通して放電が行われるよう
になる。今負荷容量C1が0.02PFとして、0.4Vが
0Vまでになる時間ｔを大ざつぱに計算してみる
とダイオードのリーク電流Ｉを10-6Aとして ｔ＝0.02（PF）×0.4（Ｖ）／10-6(A)＝８（ns） 即ち、8nsで出力の電位が0Vに落ちることにな
る。この時間は、それ程大きな時間でなく、問題
でない場合が多い。また、この時間が問題になる
場合出力の低レベルが、0.4V浮くことを回路上
加味して設計すれば、本発明の方式はデジタル回
路に十分使用できるものである。この例ではダイ
オードＤの拡散電位を小さくすることも可能であ
る。またこの発明によるこのような構造のインバ
ータを半導体メモリのセルに使用するときには負
荷用トランジスタQ2のリーク電流よりもダイオ
ードＤのリーク電流を大きくしておかないと半導
体メモリのスタンド・バイ時の消費電力が、ダイ
オードＤで定まつてしまうことになり、不都合で
ある。
更に第５図のようにダイオードの下側から出力
を取る方式も考えられる。このダイオードＤのリ
ーク電流の効果については第４図についての前述
の説明が同様にあてはまるので説明は略する。た
だし、この場合には、低レベルが0Vに完全に落
ちることになるので、使用法によつては第４図の
場合よりも使いやすい場合があり、ある場合には
望ましい場合が多い。
を取る方式も考えられる。このダイオードＤのリ
ーク電流の効果については第４図についての前述
の説明が同様にあてはまるので説明は略する。た
だし、この場合には、低レベルが0Vに完全に落
ちることになるので、使用法によつては第４図の
場合よりも使いやすい場合があり、ある場合には
望ましい場合が多い。
以上の異なる導電型の半導体層間のリーク電流
の大きさは相補型MOSインバータの所望の特性
に合わせて決められ、設計的に種々の値が使用さ
れるものである。又、障壁がなくこの領域のリー
ク電流が同じ位になれば、抵抗層でも良いわけで
ある。
の大きさは相補型MOSインバータの所望の特性
に合わせて決められ、設計的に種々の値が使用さ
れるものである。又、障壁がなくこの領域のリー
ク電流が同じ位になれば、抵抗層でも良いわけで
ある。
上記実施例では相補型MOSインバータに適用
したが、この発明はこれに限定されるものでな
く、種々変形例が可能である。例えば絶縁膜とし
てSi3N4、Al2O3等を用いたMISFETあるいは、
半導体層としてGe、化合物半導体等を用いたそ
の他の半導体装置に適用することができる。ま
た、メタルシヨツトキーバリヤ型ゲート構造を用
いたMES型FET又はMES型ICにも使用できる。
更に基板としてもサフアイヤに限らず、スピネ
ル、ルビー、水晶、シリコンカーバイト等種々の
絶縁基板を用いることができる。
したが、この発明はこれに限定されるものでな
く、種々変形例が可能である。例えば絶縁膜とし
てSi3N4、Al2O3等を用いたMISFETあるいは、
半導体層としてGe、化合物半導体等を用いたそ
の他の半導体装置に適用することができる。ま
た、メタルシヨツトキーバリヤ型ゲート構造を用
いたMES型FET又はMES型ICにも使用できる。
更に基板としてもサフアイヤに限らず、スピネ
ル、ルビー、水晶、シリコンカーバイト等種々の
絶縁基板を用いることができる。
以上述べたように、この発明によればSOS等の
半導体装置において、不純物濃度が1018／cm3以下
のｐ型層とｎ型層を互いに一部を共有または接触
させて電気的導通状態として設けることで集積度
が向上した優れた半導体装置を提供できる。
半導体装置において、不純物濃度が1018／cm3以下
のｐ型層とｎ型層を互いに一部を共有または接触
させて電気的導通状態として設けることで集積度
が向上した優れた半導体装置を提供できる。
第１図は一般に知られている相補型MOSイン
バータの回路図、第２図ａ〜ｇはこの発明の基本
的な構成を説明するための図、第３図は、この発
明の一実施例であるMOSインバータの構成を示
す図、第４図および第５図はこの発明の実施例の
効果を説明するための図である。 １１……サフアイヤ基板、１２……n-シリコ
ン層、１３……n+層、１４……p+層、２０……
サフアイヤ基板、２１……フイールド酸化膜、２
２……ｎ型シリコン層、２３……ｐ型シリコン
層、２４……p++層（ソース）、２５……p+層
（ドレイン）、２６……n+層（ドレイン）、２７…
…n++層（ソース）、２８，２９……ゲート酸化
膜、３０，３１……多結晶シリコン膜、３２……
保護膜、３３，３４……Al膜。
バータの回路図、第２図ａ〜ｇはこの発明の基本
的な構成を説明するための図、第３図は、この発
明の一実施例であるMOSインバータの構成を示
す図、第４図および第５図はこの発明の実施例の
効果を説明するための図である。 １１……サフアイヤ基板、１２……n-シリコ
ン層、１３……n+層、１４……p+層、２０……
サフアイヤ基板、２１……フイールド酸化膜、２
２……ｎ型シリコン層、２３……ｐ型シリコン
層、２４……p++層（ソース）、２５……p+層
（ドレイン）、２６……n+層（ドレイン）、２７…
…n++層（ソース）、２８，２９……ゲート酸化
膜、３０，３１……多結晶シリコン膜、３２……
保護膜、３３，３４……Al膜。
Claims (1)
- １ 絶縁性基板上に設けられた半導体層に、不純
物濃度が1018／cm3以下であるｐチヤネル
MOSFETのｐ型ドレイン層とｎチヤネル
MOSFETのｎ型ドレイン層を、互いに一部を共
有または接触させて電気的導通状態として設け
CMOS回路を形成したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15459879A JPS5678157A (en) | 1979-11-29 | 1979-11-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15459879A JPS5678157A (en) | 1979-11-29 | 1979-11-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678157A JPS5678157A (en) | 1981-06-26 |
| JPS6331106B2 true JPS6331106B2 (ja) | 1988-06-22 |
Family
ID=15587678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15459879A Granted JPS5678157A (en) | 1979-11-29 | 1979-11-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362105U (ja) * | 1989-10-16 | 1991-06-18 | ||
| JPH0426205U (ja) * | 1990-06-22 | 1992-03-02 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024593B2 (ja) * | 1976-03-18 | 1985-06-13 | 松下電器産業株式会社 | 半導体装置 |
| JPS6019672B2 (ja) * | 1976-03-18 | 1985-05-17 | 松下電器産業株式会社 | 半導体装置 |
| SE444484B (sv) * | 1979-02-26 | 1986-04-14 | Rca Corp | Integrerad kretsanordning innefattande bl a en minnescell med en forsta och en andra inverterare |
| JPS5660015A (en) * | 1979-10-22 | 1981-05-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1979
- 1979-11-29 JP JP15459879A patent/JPS5678157A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362105U (ja) * | 1989-10-16 | 1991-06-18 | ||
| JPH0426205U (ja) * | 1990-06-22 | 1992-03-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678157A (en) | 1981-06-26 |
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