JPH01120860A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体回路、特に、Ｅ　Ｓ　Ｄ　（Ｅ　Ｓ　Ｄ　：　Ｅ
ｌｅｃｔｒ。

５ｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　　静電放電）対策
が取られた半導体回路に関し、 入力端子あるいは出力端子の付加容量を減少し、保護対
象回路の性能劣化を招くことなく、過電圧保護を行うこ
とを目的とし、 入力端子あるいは出力端子と最低電位との間に挿入され
、該端子に印加された電圧がＰＮ接合の降伏特性を超え
たとき、ＰＮ接合が導通して該電圧を最低電位に接続す
る過電圧保護手段を備えた半導体回路において、前記入
力端子あるいは出力端子と過電圧保護手段との間に新た
なＰＮ接合を設け、該新たなＰＮ接合は、所定の定電圧
源に対して順方向に配設されている。

〔産業上の利用分野〕

本発明は、半導体回路に関し、特にＥＳＤ（ＥＳ　Ｄ　
：　Ｅｌｅｃｔｒｏ　５ｔａｔｉｃ　Ｄｉｓｃｈａｒｇ
ｅ　　静電放電）対策が取られた半導体回路に関する。

近時、微細加工技術の進歩に伴って半導体回路の集積度
がますます高まってきている０反面、回路の微細化は静
電破壊耐量を低下させる傾向にあり、このため、デバイ
スの製造からフィールドコースまでの全般に亘って、い
わゆるＥＳＤ対策の重要性が増してきた。

〔従来の技術〕

従来のこの種のＥＳＤ対策が取られた半導体回路として
は、例えば、第５図に示すものがある。

この例では、所定の論理回路（すなわち、ＥＳＤから保
護すべき対象回路）１の出力端子５ｏｏｔにＮＰＮトラ
ンジスタ２のコレクタが接続され、ＮＰＮ）ランジスタ
２のベースはエミッタと共通に接地されている。このＮ
ＰＮ）ランジスタ２はコレクターベースツェナーダイオ
ードとして働き、降伏電圧以上の電圧がコレクターベー
ス間に印加されると導通する。すなわち、通常の動作時
においては論理回路ｌの論理出力がＮＰＮ）ランジスタ
２の降伏電圧以下なので、ＮＰＮ　トランジスタ２は導
通しないが、外部から静電放電による極めて過大な電圧
が出力端子Ｓ。ｕｒに印加されると導通し、この過電圧
をバイパスして論理回路１を保護する。

したがって、ＮＰＮトランジスタ２は過大な電圧が印加
されたとき速やかに動作するとともに、これ以外の通常
時には論理回路ｌの性能劣化を招かないことが望まれる
。なお、第５図において、Ｔｒ＋、Ｔｒｔは論理回路１
の出力トランジスタ、Ｒ１は抵抗、Ｖｃｃは定電源を示
す。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の半導体回路にあっては
、静電放電による過電圧を単一のＮＰＮトランジスタ２
を用いてバイパスする構成となっていたため、以下に述
べる理由から保護端子（この例では出力端子５ｏｕｔ）
の付加容量が増大してスルーレートの悪化を招く等の問
題点があった。

第６図はＮＰＮ）ランジスタ２の構造を示す概念図であ
る。ＮＰＮ　）ランジスタ２はｐ型の単結晶基板（以下
、サブストレートという）３上にｎ。

埋設層４を形成し、さらに、そのサブストレート３の上
面にｎ型層（以下、エピタキシャルという）５を成長さ
せ、このエピタキシャル５をｐ型分離層（以下、アイソ
レーションという）６で仕切って１つの島を形成してい
る。この１つの島にはｎ°拡散領域７およびｐ拡散領域
８が形成され、さらに、ｐ拡散領域８には、ｎ゛拡散領
域９が形成されている。

これらの拡散領域にはそれぞれ第５図の出力端子Ｓ。ｕ
Ｔに接続されるコレクタ電極用配線１０や、接地される
ベース電極用配線１１およびエミッタ電極用配線１２が
被着され、これにより、エピタキシャル５およびｎ゛拡
散領域７はコレクタ領域、ｐ拡散領域８はベース領域、
ｎ″拡散領域９はエミッタ領域となって、１つの島全体
でＮＰＮ）ランジスタ２を構成する。なお、サブストレ
ート３は接地されている。

このように、共通のサブストレート３上に形成されると
ともに、アイソレーション６で仕切られた１つの島から
なるトランジスタ２では、一般に、サブストレート３と
島とを分離するため、エピタキシャル５とサブストレー
ト３０間は逆バイアスで使用される。″したがって、逆
バイアスされた埋設層４とサブストレート３のＰＮ接合
には容量性リアクタンスＣＩが生じることとなり、また
、エピタキシャル５とｐ拡散領域８の間、すなわち、コ
レクターベース間も逆バイアスとなってこの間のＰＮ接
合にも容量性リアクタンスＣｔを生じる。

そして、これらのＣＩおよびＣ２はコレクタと接地間に
並列で挿入され、その結果、この並列合成容量Ｃａ　　
（Ｃａ　＝Ｃ＋　＋Ｃｚ　）は、コレクタ電極用配線１
０を介して第５図の出力端子５ｏｕｒに加えられ、論理
回路１の信号出力特性を劣化させる。

すなわち、論理回路１の出力の一部は並列合成容１ｃ　
Ａを充放電するために使用されるので、出力周波数特性
の悪化や波形のなまり等が生じ、さらに、充放電時定数
によって信号のスルーレートが悪化するといった問題点
があった。

本発明は、このような問題点に鑑みてなされたもので、
入力端子あるいは出力端子に付く付加容量を減少し、保
護対象回路の性能劣化を招くことなく、過電圧保護を行
うことを目的としている。

〔問題点を解決するための手段〕

本発明では、上記目的を達成するために、入力端子ある
いは出力端子と最低電位（基板電　□位）との間に挿入
され、 該端子に印加された電圧がＰＮ接合の降伏特性を超えた
とき、 ＰＮ接合が導通して該電圧を所定の定電圧源に接続する
過電圧保護手段を備えた半導体回路において、 前記入力端子あるいは出力端子と過電圧保護手段との間
に新たなＰＮ接合を設け、 該新たなＰＮ接合は、所定の定電圧源に対して順方向に
配設されている。

〔作　用〕

本発明では、入力端子あるいは出力端子と過電圧保護手
段との間に新たなＰＮ接合が配設され、このＰＮ接合と
最低電位（基板電位）間の容量が入力端子あるいは出力
端子の付加容量となる。

すなわち、過電圧保護手段は通常（過電圧の非印加時）
、非導通であり、したがって、新たなＰＮ接合も非導通
となって入力端子あるいは出力端子と過電圧保護手段と
を分離し、その結果、この過電圧保護手段の比較的大き
な容量は入力端子あるいは出力端子に付加されない。

また、新たなＰＮ接合は、過電圧保護手段に比して、パ
ターンが小さいので、その容量も小さく、したがって、
入力端子あるいは出力端子に付く付加容量を小さくして
、保護の対象になる回路のスルーレート等を改善するこ
とができる。

さらに、過電圧印加時には、新たなＰＮ接合が順方向な
ので速やかにＯＮＬ、この電圧を過電圧保護手段に伝達
することができる。したがって、新たなＰＮ接合を付加
したにもかかわらず、静電放電等に起因する過電圧から
回路を保護する機能には何ら支障は生じない。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は本発明に係る半導体回路の一実施例を示す
図であり、１つのチップ上に形成された半導体回路に適
用した例である。

まず、構成を説明する。第１図において、２０は保護対
象の回路であり、保護対象の回路２０は、例えば、定電
源Ｖｃｃとグランドとの間にプルアップトランジスタＴ
’ｒ２１、プルダウントランジスタＴｒ２□およびプル
ダウン抵抗Ｒ２１をトーテムポール接続した出力段を有
し、ＴＴＬレベルの論理信号を出力端子Ｓ。ＬＩＴから
チップ外に出力する。出力端子Ｓ。Ｕ７には静電保護回
路２１が接続され、静電保護回路２１は２つのＮＰＮ）
ランジスタ２２および２３から構成されている。なお、
Ｃ３は出力端子５ｏｕｔの付加容量である。

第２図はチップの構造を部分的に示す概念図である。同
図において、共通のｐ型車結晶基板（以下、サブストレ
ートという）２４上には、ｎ＋埋設層２５．２５′とｐ
９分離層（以下、アイソレーションという）２６．２７
．２８に仕切られた２つのｎ型層（以下、エピタキシャ
ルという）２９．３０が形成され、これらのエピタキシ
ャル２９．３０には、それぞれｎ１拡散領域３１．３１
′、ｐ拡散領域３２．３２′およびｎ＋拡散領域３３．
３３′が形成されている。

そして、エピタキシャル２９はｎ゛拡散領域３１ととも
にコレクタ領域Ｃを１．ｎ拡散領域３２はベース領域Ｂ
を、ｎ＋拡散領域３３はエミッタ領域Ｅをそれぞれ形成
して第１図のＮＰＮトランジスタ２２を構成し、また、
エピタキシャル３０はｎ＋拡散領域３１′とともにコレ
クタ領域Ｃ′を、ｎ拡散領域３２′はベース領域Ｂ′を
、ｎ°拡散領域３３′はエミッタ領域Ｅ′をそれぞれ形
成して第１図のＮＰＮ）ランジスタ２３を構成している
。なお、Ｃｆｆ　　’はＮＰＮＩ−ランジスタ２２の容
量である。

ＮＰＮ　ｌ−ランジスタ２２のコレクタＣとベースＢは
共通にされて第１図の出力端子Ｓ。ｕｔに接続され、ま
た、エミッタＥはＮＰＮ　）ランジスタ２３のコレクタ
Ｃ′に接続されている。そして、ＮＰＮトランジスタ２
３のベースＢ′とエミッタＥ′は共通にされて最低電位
（本実施例では接地電位）に接続されている。

すなわち、出力端子５Ｏ（ｌと最低電位との間には、Ｎ
ＰＮ）ランジスタ２２のｐ拡散領域３２とｎ“拡散１ｉ
３３間のＰＮ接合（以下、第１のＰＮ接合という）と、
ＮＰＮトランジスタ２３のエピタキシャル３０とｐ′拡
散領域３２′間のＰＮ接合（以下、第２のＰＮ接合とい
う）の２つが直列に接続されている。さらに、これらの
ＰＮ接合は第１０ＰＮ接合が所定の定電圧源（本実施例
では接地電位）に対して順方向となり、一方、第２のＰ
Ｎ接合は逆方向となっている。

したがって、第２のＰＮ接合は出力端子Ｓ。。７に降伏
電圧以上の電圧が印加されたとき導通する過電圧保護手
段３５を形成し、また、第２のＰＮ接合は所定の定電圧
源に対して順方向に配設された新たなＰＮ接合３６を形
成している。

なお、ＮＰＮ）ランジスタ２２およびＮＰＮ）ランジス
タ２３のパターン面積比は、第３．４図にそれぞれのパ
ターン図を示すように、ＮＰＮ　トランジスタ２３側が
大きく設定されている。

次に、作用を説明する。

今、出力端子Ｓ。ｕＴに過電圧が印加されていない通常
の状態の場合、ＮＰＮトランジスタ２３はＯＦＦ状態に
あり、ＮＰＮ）ランジスタ２２とＮＰＮトランジスタ２
３とはＤＣ的に分離されている。したがうて、仮に保護
対象の回路２０のプルアップトランジスタＴｒＨがＯＮ
になって出力端子Ｓ。Ｕ７が定電源ｖｃｅに立上っても
、ＮＰＮ）ランジスタ２３のエピタキシャル３０とサブ
ストレート２４の間にはバイアス電圧（定電源Ｖ　ｃｃ
）が印加されず、容量は発生しない。

一方、ＮＰＮトランジスタ２２のエピタキシャル２９と
サブストレート２４との間にはバイアス電圧（定電源Ｖ
　ｃｃ）が印加され、これにより、容量Ｃ１′が発生す
るが、この容量Ｃ，／の大きさはＮＰＮ）ランジスタ２
２のパターン面積がＮＰＮ）ランジスタ２３に比して小
さいことから、充分に小さい。したがって、出力端子ｓ
　ｏｕｔに付く付加容量Ｃ３は、この比較的小さな容量
Ｃ８′のみとなり、従来に比べて大幅に付加容量を減少
することができ、保護対象の回路の性能劣化を回避する
ことができる。

また、出力端子Ｓ。１に過電圧が印加されるとともに、
この過電圧が過電圧保護手段３４の降伏特性を超えた場
合、順方向に配設された新たなＰＮ接合３６と上記過電
圧保護手段３５が速やかに導通し、出力端子Ｓ。Ｕアを
最低電位に接続する。したがって、過電圧は保護対象の
回路２０に加えられることなく、最低電位側に吸収され
、その結果、従来と同様に過電圧から保護対象の回路２
０を保護することができる。

なお、上記実施例では出力端子５（１０？に静電保護回
路２１を接続しているが、これに限らず、例えば、入力
端子であってもよいことは勿論である。

〔発明の効果〕

本発明によれば、入力あるいは出力端子に過電圧が印加
されていないとき１．新たなＰＮ接合と過電圧保護手段
が分離されるの・で、入力端子あるいは出力端子に付く
付加容量を、新たなＰＮ接合の容量のみとすることがで
き、従来に比して付加容量を大幅に減少させることがで
きる。

したがって二保護の対象となる回路の性能、例えば、ス
ルーレート等を改善することができる。

また、新たなＰＮ接合は、過電圧に対して順方向なので
、過電圧保護手段の動作に何ら支障とはならない。

【図面の簡単な説明】

第１〜４図は本発明に係る半導体回路の一実施例を示す
図であり、 第１図はその回路図、 第２図は第１図のＮＰＮ）ランジスタ２２およびＮＰＮ
　トランジスタ２３の構造を示す概念図、第３．４図は
第１図のＮＰＮ）ランジスタ２２およびＮＰＮ）ランジ
スタ２３のそれぞれのパターン図、 第５．６図は従来の半導体回路を示す図であり、第５図
はその回路図、 第６図は第５図のＮＰＮ）ランジスタ２の構造を示す概
念図である。 ”　　２１・・・・・・静電保護回路、３５・・・・・
・過電圧保護手段（ＰＮ接合）、３６・・・・・・新た
なＰＮ接合、 ５ｏｕｔ・・・・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 　入力端子あるいは出力端子と最低電位（基板電位）と
   の間に挿入され、 該端子に印加された電圧がＰＮ接合の降伏特性を超えた
   とき、 ＰＮ接合が導通して該電圧を最低電位に接続する過電圧
   保護手段を備えた半導体回路において、前記入力端子あ
   るいは出力端子と過電圧保護手段との間に新たなＰＮ接
   合を設け、 該新たなＰＮ接合は、所定の定電圧源に対して順方向に
   配設されたことを特徴とする半導体回路。