JPH01120923A - 適正チャンネルタイムスロット割当て用回路配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル情報伝送システムのチャンネル割
当て装置による適正チャンネルタイムスロット割当て周
回路、装置に関する。

西ドイツ公開特許公報第３３１１２８３号にはディジタ
ル電話交換機の周辺プラグイン・モジュールの挿入に当
り少な（とも１つの時分割多重ハイウェイにわたり干渉
信号の供給を防止するための回路配置が開示されており
、これにおいてはスイッチング手段を設け、これによっ
て、時分割多重ハイウェイにおいてモジュールのタイム
スロットの特定リンクアップを行わせるイネーブル信号
が給電電圧がプラグインに供給された後所定時間間隔が
経過し、更に、給電電圧が所定闇値に到達するまでの期
間にわたり抑圧される。スイッチング手段はタイマ回路
で構成し、好ましくは、給電電圧によって充電されるＲ
Ｃ回路及び異なるイネーブル信号に対して設けた合成回
路で構成する。時間遅れを適切に選定して、然る後すべ
てのクロック及　　　□びイネーブル信号が適正動作に
必要なビルドアップ（ｂｕｉｌｄ　ｕｐ）を有するよう
にする。かかる回路配置は、作動に当すクロツタ信号の
消失又はモジュールの故障によって生ずる、供給された
干渉信号が時分割多重ハイウェイに到達するのを防止で
きないという欠点を有する。

西ドイツ公開特許公報第３３１１２８３号に開示された
回路配置の改良は西ドイツ公開特許公報第３３１１２８
４号に記載されている。各周辺モジュールはイネーブル
信号のパルスによって常にその不安定状態に切換えられ
る再トリガ可能単安定マルチバイブレークを存し、かか
る単安定マルチバイブレークの持続時間は連続するイネ
ーブル信号のパルス幅より若干長い。これは、再トリガ
可能単安定マルチバイブレークが、イネーブルパルスに
より非安定状態へ切換えられた場合、イネーブルパルス
が所定時間間隔で生ずる限りその非安定状態を離脱しな
い。誤りに起因してイネーブル信号が連続信号として生
じた場合には、単安定マルチバイブレークはその安定状
態に到達し、これによりイネーブル信号が作用するのが
防止される。

西ドイツ公開特許公報３３１１２５７号には周辺モジュ
ールの作動に当り干渉信号の供給を防止する別の回路配
置が開示されている。各周辺モジュールは少なくとも１
つの単安定マルチバイブレークを有し、この単安定マル
チバイブレータはリセット入力端子へのディジタル出力
情報の帰還を介してそれ自体を駆動するので、ディジタ
ル出力情報のビット組における交番と正確な関係におい
てその安定状態又は非安定状態となることができる。従
って非安定状態への変化は単安定マルチバイブレーりに
供給されるイネーブル信号の発生時にのみ可能となる。

単安定マルチバイブレークの作動時間はイネーブル信号
の持続時間より若干長くし、単安定マルチバイブレーク
の出力端子はゲート回路を介して時分割多重ハイウェイ
に接続される。

この回路配置によれば時分割多重ハイウェイ上への干渉
パルスの供給が著しく低減される。

上記従来の回路配置の動作モードに対する要件は干渉の
発生時に連続イネーブル信号の発生を必要とするという
要件である。しかしこの特別の場合各中央制御電話交換
機においては起らないので、周辺プラグインモジュール
による干渉信号の供給は特別な場合においである範囲し
か除去できない。

本発明の目的は、給電電圧のスイッチオン時のチャンネ
ル割当て装置が故障時には接続されたモジュールに対し
駆動を行わない、即ち外部に対し中性態様で作動するよ
うディジタル情報伝送システム割当て装置による適正チ
ャンネルタイムスロット割当て用回路配置を提供するに
ある。

かかる目的を達成するため本発明の通正チャンネルタイ
ムスロット割当て用回路配置は、ＲＣ回路をメモリに接
続し、前記メモリは、給電電圧がチャンネル割当て装置
に供給された場合チャンネル割当て装置の出力を禁止と
、同期状態監視回路を設け、同期状態監視回路が外部か
ら供給される同期信号及びチャンネル割当て装置に対応
するプラグイン位置コードと共に、作動中の同期化状態
の監視を行うよう構成したことを特徴とする。

本発明の回路配置は、−プラグインモジュールがプラグ
インされた場合及び作動中の故障の場合の双方において
、チャンネル割当て装置が内部バスにアクセスせず、か
つス・イッチレジスタを高インピーダンス状態に切換え
られるという利点を有する。

以下図面につき本発明の詳細な説明する。

チャンネル割当て装置をＰＣＭ３０伝送システムにおい
て使用した場合、チャンネル割当て装置はシステムクロ
ック（２０４８ｋＨｚ）に５００Ｈｚフレーム識別クロ
ツク及び５ビットプラグイン位置コードを送出し　、単
一チャンネルコードに対する駆動信号をして音声信号及
び通報信号（シグナリング）間の時間につき適正である
分離の遂行を可能ならしめる。システムクロック（２０
４８ｋｌｌｚの送信クロック）は、例えば、５００Ｈｚ
のフレーム識別クロックによって監視される。帯域幅制
限（ｆｇ　−３，４ｋＨｚ）後アナログ音声信号をサン
プリングしくサンプリング周波数８　ｋＨｚ）、ＰＡＭ
信号に変換する。ディジタルＰＣＭ信号はＣＣＩＴＴ−
’“へ法則′°圧伸器特性に従って非線形量子化及び８
ビット符号化（２５６振幅間隔）によって得られる。符
号化音声信号（ＰＣＭ信号）の時間インタリーブについ
てはＣＣＩＴＴ勧告Ｇ、’７３２において特定された２
５６ビツトパルスフレームを使用する。パルスフレーム
はワードインタリーブ態様において（８ビツトワード）
３０タイムスロツトのＰＣＭ信号を含む３３２時間間隔
（タイムスロット）に細分される。フレーム整列（アラ
イメント）ワード及び警報伝送ワードはタイムスロット
ＯＯにおいて交互に伝送され、かつ通報信号伝送はタイ
ムスロット１６において行われる。８　ｋＨｚのサンプ
リング周波数に従ってパルスフレームの持続時間は１２
５μ秒になる。

各タイムスロットに対するビット周波数は６４にビット
／秒になり、ＰＣＭ３０伝送システムのビット繰返し周
波数は２０４８　Ｍビット／秒になる。

プラグインモジュールを差込んだ場合、チャンネル割当
て装置自体は外部に対し中性態様で作動する必要があり
、即ち、チャンネル割当て装置は出力端子Ｆを介してパ
ルスを送出しない。その結果、供給電圧Ｕをチャンネル
割当て装置Ｋに供給した場合、メモリＳＰ（ここではフ
リップフロップ）が論理レベルゼロの形態の禁止信号を
制御回路ＳＴ（ここでは３人力ＡＮＤゲート）の第１入
力端子に供給する。従ってチャンネル割当て装置にの出
力端子Ｆにはパルスが発生できず、この出力は制御回路
ＳＴの出力と同時に現れれる。供給電圧Ｕが供給された
瞬時におけるＲＣ回路のコンデンサ電圧によりメモリＳ
Ｐがセットされ、即ちこのメモリの制御回路ＳＴに対し
前記禁止信号を供給する状態に設定される。

ＲＣ回路によって決定される時間遅れが終了しかつ同期
信号Ｓとして同期パルスＳが供給されると直に、メモリ
ＳＰはこの同期パルスの縁部によってリセットされる。

これに応答して論理１が制御回路ＳＴの第１入力端子に
供給される。この論理１を供給することは制御回路ＳＴ
を解放するための第１要件を満足する。

更に、同期監視回路ＳＵＥを設け、これは作動に当り同
期状態監視を行う。この監視は同期信号Ｓ、プラグイン
位置コードＳＬ（ここでは５並列ビット）及びピットク
ロックＣＬを介して行われる。これら３つの信号の全て
は外部からチャンネル割当て装置に供給される。同期信
号Ｓは、ピットクロックＣＬの如く第１電荷パルス発生
回路ＬＳＩにおいて得られる。第１電荷パルス発生回路
ＬＳＩは同期信号Ｓにおける立上り縁に応動し、従って
この信号のパルス−ポーズ比に依存する。

同期信号Ｓから導゛出されかつ第１電荷パルス発生回路
ＬＳＩの下側出力端子に依存する電荷パルスには、同期
信号Ｓの開始時においてプラグイン位置コードＳＬに対
応する数を有する第１カウンタＺｌを付加として接続す
る。カウンタＺｌはピットクロックＣＬによって制御さ
れ、循環形式でその計数範囲を通過する。

第１カウンタＺ１の出力端子は第２電荷パルス発生回路
Ｌ　Ｓ　２に接続する。第２電荷パルス発生回路の第１
出力端子は比較器■（本例では非他的論理和ゲート）に
接続し、この比較器は同期信号Ｓの同期パルスから、第
２電荷パルス発生回路ＬＳ２への圧縮によって得られる
パルス（回路ＬＳＩの上側出力）間の瞬時的な一致を監
視する。欠陥の無い適正動作においては比較器■の入力
パルスは一致するので、その出力端子にはパルスが発生
しない。

一致しない場合には、第１カウンタＺ１に接続した第２
カウンタＺ２が比較器Ｖからの出力パルスによりトリガ
されることに起因して非同期状態が一時的に記憶される
。本例ではカウンタＺ２はカウンタＺ１の最上位段によ
って駆動される。カウンタＺ２が位置１にある場合には
、この状態に関する情報が第１電荷パルス発生回路ＬＳ
Ｉに転送され、その場合第１電荷バルヌ発生回路により
、カウンタＺ１への計数パルスの供給が直ちに禁止され
る。従ってカウンタＺ１は同期信号Ｓとは独立に作動す
る。このカウンタの作動に当り比較器■は強化された同
期化によって得られる同期化状態が継続的に依存するか
どうかをチエツクする同期状態がカウンタＺ２に対する
１６の計数パルスに逆らった場合、−従ってカウンタｚ
２が比較器■の出力信号によってこの帰還中に１度もト
リガされなかった場合−カウンタＺ２は段進し１、制御
回路ＳＴの第２入力端子に２進値１を供給し、制御回路
ＳＴの解放のための第２及び最終要件が満足される。

かくして制御回路ＳＴはパルスに対して解放され、かか
るパルスが第２電荷パルス発生回路ＬＳ２の第２出力端
子において得られ、制御回路ＳＴの第３入力端子に供給
される。同期信号の同期パルスに関するこれらパルス瞬
時位置及び長さは、例えば、プラグインコードＳＬによ
って規定されるこれらチャンネルの有用データを当該シ
ステムの内部バスに供給できる窓時間を示す。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図である。 Ｋ・・・チャンネル割当て装置 Ｆ・・・出力端子　　　　　ＳＰ・・・メモリＳＴ・・
・制御回路　　　　ＳＵＥ・・・同期監視回路Ｓ・・・
同期信号 ＳＬ・・・プラクイン位置コード ＣＬ・・・ピットクロック ＬＳＩ・・・第１電荷パルス発生回路 ＬＳ２・・・第２電荷パルス発生回路 Ｚ１・・・第１カウンタ　　Ｚ２・・・第２カウンタ■
・・・比較器

Claims (1)

1. 【特許請求の範囲】 １、ディジタル情報伝送システムのチャンネル割当て装
   置による適正チャンネルタイムスロット割当て用回路配
   置であって、周辺チャンネルユニットにおいて音声信号
   を、通報信号データから分離し、処理し、かつ適切な瞬
   時にチャンネル割当て装置によりディジタル情報伝送シ
   ステムの内部データバスに供給する適正チャンネルタイ
   ムスロット割当て用回路配置において、ＲＣ回路（ＲＣ
   ）をメモリ （ＳＰ）に接続し、前記メモリは、給電電圧（Ｕ）がチ
   ャンネル割当て装置（Ｋ）に供給された場合チャンネル
   割当て装置（Ｋ）の出力（Ｆ）を禁止と、同期状態監視
   回路（ＳＵＥ）を設け、同期状態監視回路が外部から供
   給される同期信号（Ｓ）及びチャンネル割当て装置（Ｋ
   ）に対応するプラグイン位置コード（ＳＬ）と共に、作
   動中の同期化状態の監視を行うよう構成したことを特徴
   とする適正チャンネルタイムスロット割当て用回路配置
   。 ２、同期状態監視回路（ＳＵＥ）は、同期信号（Ｓ）を
   供給される第１電荷パルス発生回路（ＬＳ１）と、同期
   信号（Ｓ）の開始時における計数値がプラグイン位置コ
   ードに対応する第１カウンタ（Ｚ１）を具え、第１カウ
   ンタ（Ｚ１）の出力端子に第２電荷パルス発生回路（Ｌ
   Ｓ２）を接続し、第１及び第２電荷パルス発生回路（Ｌ
   Ｓ１、ＬＳ２）に接続した比較器（Ｖ）により、同期信
   号（Ｓ）及びプラグイン位置コードから導出した電荷パ
   ルスと、第２電荷パルス発生回路（ＬＳ２）によって供
   給される電荷パルスとの時間的合致を監視するよう構成
   したことを特徴とする請求項１に記載の適正チャンネル
   タイムスロット割当て用回路配置。 ３、比較器（Ｖ）及び第１カウンタ（Ｚ１）に第２カウ
   ンタ（Ｚ２）を接続し、第２カウンタは、電荷パルス間
   に一致が存在しない場合比較器（Ｖ）により開始計数値
   に設定され、一致が存在する場合第１カウンタ（Ｚ１）
   の最上位出力において発生した計数パルスを計数し、第
   ２カウンタ（Ｚ２）が事前に設定可能な計数位置に到達
   した場合、チャンネル割当て装置の出力をイネーブルせ
   しめるよう構成したことを特徴とする請求項２に記載の
   適正チャンネルタイムスロット割当て用回路配置。