JPH01121929A - 高速加算器 - Google Patents
高速加算器Info
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- JPH01121929A JPH01121929A JP63231426A JP23142688A JPH01121929A JP H01121929 A JPH01121929 A JP H01121929A JP 63231426 A JP63231426 A JP 63231426A JP 23142688 A JP23142688 A JP 23142688A JP H01121929 A JPH01121929 A JP H01121929A
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- Japan
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- exclusive
- bit
- carry
- adder
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、加算回路に関する。特に本発明はヒ化ガリウ
ム技術で構成された加算器に関する。
ム技術で構成された加算器に関する。
本発明は、ここでは特定の応用に対する実施例の図面を
参照して記載されているが、本発明はそれに限定されな
いことを理邂するべきである。当業者は、発明の技術的
範囲を逸脱することなく付加的な修正、応用および実施
例を実現するであろう。
参照して記載されているが、本発明はそれに限定されな
いことを理邂するべきである。当業者は、発明の技術的
範囲を逸脱することなく付加的な修正、応用および実施
例を実現するであろう。
［従来技術］
高速加算器は、多数のデジタルシステムの中心的存在で
ある。例えば高速加算器は、直接デジタルシンセサイザ
において使用される累算器を提供するために保持レジス
タと共に使用される。直接デジタルシンセサイザは、周
波数シンセサイザ用の周波数ステップサイズで良好な分
解能をもたらす。直接デジタルシンセサイザの最大周波
数は、そのクロック周波数の半分以下でなければならな
いため、周波数シンセサイザの帯域幅および分解能は加
算器／クロックによって限定される。したがってこのよ
うな加算器の速度を高めることが技術的に必要とされる
。
ある。例えば高速加算器は、直接デジタルシンセサイザ
において使用される累算器を提供するために保持レジス
タと共に使用される。直接デジタルシンセサイザは、周
波数シンセサイザ用の周波数ステップサイズで良好な分
解能をもたらす。直接デジタルシンセサイザの最大周波
数は、そのクロック周波数の半分以下でなければならな
いため、周波数シンセサイザの帯域幅および分解能は加
算器／クロックによって限定される。したがってこのよ
うな加算器の速度を高めることが技術的に必要とされる
。
従来のエミッタ結合論理回路（Ｅ ＣＬ）およびトラン
ジスタ・トランジスタ論理回路（ＴＴＬ）高速加算器の
設計は加算器、および大型のファン・イン複合論理ゲー
トを広範囲に利用したキャリィ予見論理回路を使用した
。（例えばフェアチャイルドのＦ １００１８０ ６ビ
ット高速加算器がある。）一般にいくつかの適用に対し
てヒ化ガリウムＧａＡＳ技術が、ＥＣＬおよびＴＴＬ技
術に関して高速および低電力消費のポテンシャルを提供
することが技術的に知られている。
ジスタ・トランジスタ論理回路（ＴＴＬ）高速加算器の
設計は加算器、および大型のファン・イン複合論理ゲー
トを広範囲に利用したキャリィ予見論理回路を使用した
。（例えばフェアチャイルドのＦ １００１８０ ６ビ
ット高速加算器がある。）一般にいくつかの適用に対し
てヒ化ガリウムＧａＡＳ技術が、ＥＣＬおよびＴＴＬ技
術に関して高速および低電力消費のポテンシャルを提供
することが技術的に知られている。
残念ながら高フアンインの複合論理ゲートは、非常に高
速のＦ Ｅ Ｔ ＧａＡｓ論理において実行することは
できない。これは速度およびファンインが増加するにつ
れて、多重入力の寄生容量負荷効果がより有力な相対ゲ
ート速度になるためである。すなわち高フアンインによ
る高速でこれらの効果がゲート伝播遅延の大きな原因と
なる。
速のＦ Ｅ Ｔ ＧａＡｓ論理において実行することは
できない。これは速度およびファンインが増加するにつ
れて、多重入力の寄生容量負荷効果がより有力な相対ゲ
ート速度になるためである。すなわち高フアンインによ
る高速でこれらの効果がゲート伝播遅延の大きな原因と
なる。
各加算器の動作速度は、また有限ゲート遅延によって制
限される。その結果、合計およびキャリィ入力を発生す
るために必要なゲート数が、加算器の動作速度に直接的
に影響を及ぼす。はとんどの加算器において、加算器が
大型になるにしかだって縦続接続された段数が増加する
。したがって縦続接続された加算器において、各加算器
中にキャリィを発生するために必要なゲート遅延数が特
に重要である。
限される。その結果、合計およびキャリィ入力を発生す
るために必要なゲート数が、加算器の動作速度に直接的
に影響を及ぼす。はとんどの加算器において、加算器が
大型になるにしかだって縦続接続された段数が増加する
。したがって縦続接続された加算器において、各加算器
中にキャリィを発生するために必要なゲート遅延数が特
に重要である。
それ故ヒ化ガリウム技術により構成される縦続接続され
た高速加算器構造が技術的に必要とされている。
た高速加算器構造が技術的に必要とされている。
［課題解決のための手段］
ヒ化ガリウム技術で構成された縦続接続高速加算器構造
に対する技術的必要性は、本発明の高速加算器によって
解決される。本発明は第１および第２のデジタルワード
それぞれの第１のビットを排他的オア処理する第１の回
路と、前記第１の回路に接続されて、ただ２つのゲート
遅延で第１のビットの加算と関連したキャリィを発生す
る第２の回路とを含む。
に対する技術的必要性は、本発明の高速加算器によって
解決される。本発明は第１および第２のデジタルワード
それぞれの第１のビットを排他的オア処理する第１の回
路と、前記第１の回路に接続されて、ただ２つのゲート
遅延で第１のビットの加算と関連したキャリィを発生す
る第２の回路とを含む。
特定の実施例において第１および第２のデジタルワード
それぞれの第１のビットを排他的オア処理する第１の回
路と、前記第１の回路に接続されて、ただ２つのゲート
遅延で第１のビットの加算と関連したキャリィを発生す
る第２の回路と、第１および第２のデジタルワードそれ
ぞれの第２のビットを排他的オア処理する第３の回路と
、前記第１、第２および第３の回路に接続されて、ただ
２つのゲート遅延で前記第１および第２のデジタルワー
ドの加算と関連した出力キャリィを発生する第４の回路
とを含む高速２ビット加算器が提供されている。
それぞれの第１のビットを排他的オア処理する第１の回
路と、前記第１の回路に接続されて、ただ２つのゲート
遅延で第１のビットの加算と関連したキャリィを発生す
る第２の回路と、第１および第２のデジタルワードそれ
ぞれの第２のビットを排他的オア処理する第３の回路と
、前記第１、第２および第３の回路に接続されて、ただ
２つのゲート遅延で前記第１および第２のデジタルワー
ドの加算と関連した出力キャリィを発生する第４の回路
とを含む高速２ビット加算器が提供されている。
さらに特定された実施例において本発明は、第１の出力
合計を発生するために入力キャリィと第１のビットの排
他的オア出力とを排他的オア処理する第５の回路と、第
２の出力合計を発生するために内部キャリィと第２のビ
ットの排他的オア出力を排他的オア処理する第６の回路
とを含む。
合計を発生するために入力キャリィと第１のビットの排
他的オア出力とを排他的オア処理する第５の回路と、第
２の出力合計を発生するために内部キャリィと第２のビ
ットの排他的オア出力を排他的オア処理する第６の回路
とを含む。
本発明は、複合論理ゲートを使用することによって有効
に製造されることができる。
に製造されることができる。
［実施例］
本発明の有効な構造は、以下に記載され図面に示されて
いるようにただ２つのゲート遅延によって発生される出
力キャリィと、ただ４つのゲート遅延により発生された
合計を有する高速２ビット加算器を提供する。これらの
特徴により縦続接続される本発明の加算器は、大型の高
速加算器を提供することができる。
いるようにただ２つのゲート遅延によって発生される出
力キャリィと、ただ４つのゲート遅延により発生された
合計を有する高速２ビット加算器を提供する。これらの
特徴により縦続接続される本発明の加算器は、大型の高
速加算器を提供することができる。
第１図は、本発明の技術にしたがって構成された２ビッ
ト加算器の論理回路図である。２ビット加算器１１は、
第１および第２のデジタルワードＡおよびＢの第１のビ
ットＡ１およびＢ１がそれぞれ入力される第１の排他的
オアゲート１３を含む。
ト加算器の論理回路図である。２ビット加算器１１は、
第１および第２のデジタルワードＡおよびＢの第１のビ
ットＡ１およびＢ１がそれぞれ入力される第１の排他的
オアゲート１３を含む。
排他的オアゲート１３は、ノアゲート１５およびアンド
・ノアゲート１７により構成されている。
・ノアゲート１７により構成されている。
本発明において使用されるノアゲートの一例のＧａＡｓ
ＦＥＴによる構成が第２図に示されている。それは、第
１および第２の並列トランジスタ１２および２３のドレ
インに接続されている定電流負荷トランジスタ１９を含
む。（別のものとして特定されていなければ、全てのト
ランジスタはＦＥＴである。）第１および第２のトラン
ジスタ２１および２３は、ノアゲート１５のためのＡお
よびＢ入力を構成する。第１または第２のトランジスタ
２１または２３が付勢されるときに、それぞれの両端の
電圧降下、したがってノード２４における出力が低下す
ることは明かである。同様にトランジスタ２１および２
３がどちらも付勢されにないときは、ノード２４ける出
力は上昇する。これは、（ソースフォロアとして構成さ
れている）バッファトランジスタ２５をオンに切換えさ
せ、電流がオフセットダイオード２７を通過する。第５
のトランジスタ２９は、ソースフォロア２５およびオフ
セットダイオード２７に対する負荷として動作する電流
源を与える。出力ノード３０における信号は（Ａ＋Ｂ）
’を表し、ここにおいて“″は補数を示す。バッファト
ランジスタ２５、オフセットダイオード２７および電流
源２９は、負荷トランジスタ１９と共に以下において論
じられる図示された構成図に共通して見られる出力回路
を提供する。
ＦＥＴによる構成が第２図に示されている。それは、第
１および第２の並列トランジスタ１２および２３のドレ
インに接続されている定電流負荷トランジスタ１９を含
む。（別のものとして特定されていなければ、全てのト
ランジスタはＦＥＴである。）第１および第２のトラン
ジスタ２１および２３は、ノアゲート１５のためのＡお
よびＢ入力を構成する。第１または第２のトランジスタ
２１または２３が付勢されるときに、それぞれの両端の
電圧降下、したがってノード２４における出力が低下す
ることは明かである。同様にトランジスタ２１および２
３がどちらも付勢されにないときは、ノード２４ける出
力は上昇する。これは、（ソースフォロアとして構成さ
れている）バッファトランジスタ２５をオンに切換えさ
せ、電流がオフセットダイオード２７を通過する。第５
のトランジスタ２９は、ソースフォロア２５およびオフ
セットダイオード２７に対する負荷として動作する電流
源を与える。出力ノード３０における信号は（Ａ＋Ｂ）
’を表し、ここにおいて“″は補数を示す。バッファト
ランジスタ２５、オフセットダイオード２７および電流
源２９は、負荷トランジスタ１９と共に以下において論
じられる図示された構成図に共通して見られる出力回路
を提供する。
第１図を参照すると、排他的オアゲート１３はまたアン
ド・ノアゲート１７を含む。ＡＩおよびＢ１入力はアン
ド入力に導かれ、ノアゲート１５の出力によりノア処理
される。第３図は、本発明において使用されるアンド・
ノア複合ゲートの一例の構成図である。それは第２図の
ノアゲート１５と同じ負荷および出力構造を含む。それ
はＡおよびＢ入力を構成するトランジスタ３１および３
３の直列接続とそれと並列に接続された第３のトランジ
スタ３５を含み、論理回路において異なっている。Ａお
よびＢ入力が供給されるトランジスタ３１および３３が
アンドゲートを提供し、またＣ入力が供給される出力ト
ランジスタ３５がアンドゲート出力と共にノアゲートを
提供することは当業者には明かであろう。アンド・ノア
ゲート１７のノード３０における出力信号は（ＡＢ＋Ｃ
）’を表す。
ド・ノアゲート１７を含む。ＡＩおよびＢ１入力はアン
ド入力に導かれ、ノアゲート１５の出力によりノア処理
される。第３図は、本発明において使用されるアンド・
ノア複合ゲートの一例の構成図である。それは第２図の
ノアゲート１５と同じ負荷および出力構造を含む。それ
はＡおよびＢ入力を構成するトランジスタ３１および３
３の直列接続とそれと並列に接続された第３のトランジ
スタ３５を含み、論理回路において異なっている。Ａお
よびＢ入力が供給されるトランジスタ３１および３３が
アンドゲートを提供し、またＣ入力が供給される出力ト
ランジスタ３５がアンドゲート出力と共にノアゲートを
提供することは当業者には明かであろう。アンド・ノア
ゲート１７のノード３０における出力信号は（ＡＢ＋Ｃ
）’を表す。
再び第１図を参照すると本発明の２ビット高速加算器１
１は、第１のビットＡｔおよびＢ１と入力キャリィＣＯ
との加算と関連する内部キャリィを生じる第１のキャリ
ィ発生論理回路３７を含む。再度入力ビットＡ１および
Ｂ１は、第２のアンド・ノア複合ゲート３９のアンド入
力に供給される。複合ゲート３９のアンドゲート部分の
出力は、入力キャリィＣＯとノア処理される。第１のノ
アゲート１５の出力は、第２のノアゲート４１によって
複合ゲート３９の出力とノア処理されて内部キャリィＣ
１を出力する。したがって複合ゲート３９およびノアゲ
ート４１は、第１のキャリィ発生論理回路３７を構成す
る。
１は、第１のビットＡｔおよびＢ１と入力キャリィＣＯ
との加算と関連する内部キャリィを生じる第１のキャリ
ィ発生論理回路３７を含む。再度入力ビットＡ１および
Ｂ１は、第２のアンド・ノア複合ゲート３９のアンド入
力に供給される。複合ゲート３９のアンドゲート部分の
出力は、入力キャリィＣＯとノア処理される。第１のノ
アゲート１５の出力は、第２のノアゲート４１によって
複合ゲート３９の出力とノア処理されて内部キャリィＣ
１を出力する。したがって複合ゲート３９およびノアゲ
ート４１は、第１のキャリィ発生論理回路３７を構成す
る。
入力ビットＡＩおよびＢ１の排他的オアは、入力キャリ
ィＣＯと第２の排他的オアゲート４３によって排他的に
オア処理されることによって行われ、第１の合計Ｓｌを
供給する。第２の排他的オアゲート４３は、第１の排他
的オアゲート１３と同一であり、第１の合計発生論理回
路を構成する。排他的オアゲート１３および４８および
第１のキャリィ発生論理回路３７は、完全な１ビット加
算器をもたらす。
ィＣＯと第２の排他的オアゲート４３によって排他的に
オア処理されることによって行われ、第１の合計Ｓｌを
供給する。第２の排他的オアゲート４３は、第１の排他
的オアゲート１３と同一であり、第１の合計発生論理回
路を構成する。排他的オアゲート１３および４８および
第１のキャリィ発生論理回路３７は、完全な１ビット加
算器をもたらす。
第２の加算器は、それぞれ第１および第２の排他的オア
ゲート１３および４３と同じ構造を有する第３および第
４の排他的オアゲート４５および４７によって構成され
る。第３の排他的オアゲート４５は、第４の排他的オア
ゲート４７に対する２つの入力の１つとして第２のビッ
トＡ２およびＢ２の排他的オアを供給する。第４の排他
的オアゲート４７に対する第２の入力は、第１のキャリ
ィ発生論理回路３７によって供給された内部キャリィＣ
Ｉである。
ゲート１３および４３と同じ構造を有する第３および第
４の排他的オアゲート４５および４７によって構成され
る。第３の排他的オアゲート４５は、第４の排他的オア
ゲート４７に対する２つの入力の１つとして第２のビッ
トＡ２およびＢ２の排他的オアを供給する。第４の排他
的オアゲート４７に対する第２の入力は、第１のキャリ
ィ発生論理回路３７によって供給された内部キャリィＣ
Ｉである。
２ビット加算器１１は、出力キャリィ発生論理回路５１
により完成される。それはナントゲート５３およびオア
・ナンド複合ゲート５５を含む。第４図においてナント
ゲート５３が示され、第５図においてオア・ナンド複合
ゲート５５が示されている。上記で論じられているよう
に各々は、共通の負荷および出力回路を含む。第４図の
トランジスタ５７および５９のナントゲート動作は、当
業者には明確であろう。ナントゲート５３の出力ノード
３０における信号は、（ＡＢ）’で表される。
により完成される。それはナントゲート５３およびオア
・ナンド複合ゲート５５を含む。第４図においてナント
ゲート５３が示され、第５図においてオア・ナンド複合
ゲート５５が示されている。上記で論じられているよう
に各々は、共通の負荷および出力回路を含む。第４図の
トランジスタ５７および５９のナントゲート動作は、当
業者には明確であろう。ナントゲート５３の出力ノード
３０における信号は、（ＡＢ）’で表される。
第５図において３つのトランジスタ６１．８３および６
５は、３入力オアゲートのＡ、ＢおよびＣ入力を構成す
る。このオアゲートの出力は、第４のトランジスタ６７
に供給されたＤ入力とナンド処理される。この結果オア
・ナンド複合ゲート５５の出力ノード３０における信号
が、（（Ａ＋Ｂ＋Ｃ）Ｄ）’を表す。第１図においてＡ
、ＢおよびＣ入力は第１の複合ゲート３９、排他的オア
ゲート１３の第１のノアゲート１５および排他的オアゲ
ート４５のノアゲート８９よってそれぞれ供給される。
５は、３入力オアゲートのＡ、ＢおよびＣ入力を構成す
る。このオアゲートの出力は、第４のトランジスタ６７
に供給されたＤ入力とナンド処理される。この結果オア
・ナンド複合ゲート５５の出力ノード３０における信号
が、（（Ａ＋Ｂ＋Ｃ）Ｄ）’を表す。第１図においてＡ
、ＢおよびＣ入力は第１の複合ゲート３９、排他的オア
ゲート１３の第１のノアゲート１５および排他的オアゲ
ート４５のノアゲート８９よってそれぞれ供給される。
Ｄ入力は、ナントゲート５３の出力によって与えられる
。したがって論理ゲート５１は、出力キャリィｃ２を供
給する。
。したがって論理ゲート５１は、出力キャリィｃ２を供
給する。
本発明の原理にしたがって構成された加算器１１の動作
を図示するために、１および２ビット加算器の真値表が
以下の第１表および第２表にそれぞれ示されている。
を図示するために、１および２ビット加算器の真値表が
以下の第１表および第２表にそれぞれ示されている。
第 １ 表
０ＡＢＳＣ
ｏｏｏｏ。
ｏｉｏｉ。
ｏｏｔｉ。
第 ２ 表
Ｃ０ＡＢＡＢＳＳＣ
ｏｏｏｏｏｏｏ。
ｏｉｔｏｏｏｔ。
１ｕｌｌり１０１
００、００１０１０
ｏｏｏｔｉｏｏｔ
第１表から１ビット加算器の合計項ＳＬは、次のように
表される： ５Ｌ−ＣＯＡＩ’ Ｂｌ’ ＋ＣＯ’ ＡＩＢＩ’十Ｃ
Ｏ’ ＡＩ ’ Ｂｌ ＋ＣＯＡｔ Ｂｌ ・・・［
１］この関数は、２つの排他的オアゲートによって発生
することができ； （Ａｔ ＊Ｂ１ ）＊ＣＯ霧 （Ａｔ Ｂｌ’ ＋Ａ１’ Ｂｌ）ＣＯ’ ＋（ＡＩ
ＢＬ’ ＋Ａ１’ Ｂｌ）’ ＣＯ・・・［２］デ
モルガンの理論により； −（ＡＩ Ｂｌ’ ＋ＡＩ’ Ｂｌ）Ｃｏ’ ＋（Ａ
ｌ ’ ＋Ｂｌ ）（Ａｌ ＋Ｂ１ ’ ）ＣＯ・・・
［３］分解により； −ＡＩ Ｂｌ’ ＣＯ’ ＋Ａ１’ ＢＩ
Ｃ口′＋Ａｌ ’ Ｂｌ ’ ＣＯ＋ＡＩ ＢＩ
ＣＯ、Ｑ、Ｅ、Ｄ。
表される： ５Ｌ−ＣＯＡＩ’ Ｂｌ’ ＋ＣＯ’ ＡＩＢＩ’十Ｃ
Ｏ’ ＡＩ ’ Ｂｌ ＋ＣＯＡｔ Ｂｌ ・・・［
１］この関数は、２つの排他的オアゲートによって発生
することができ； （Ａｔ ＊Ｂ１ ）＊ＣＯ霧 （Ａｔ Ｂｌ’ ＋Ａ１’ Ｂｌ）ＣＯ’ ＋（ＡＩ
ＢＬ’ ＋Ａ１’ Ｂｌ）’ ＣＯ・・・［２］デ
モルガンの理論により； −（ＡＩ Ｂｌ’ ＋ＡＩ’ Ｂｌ）Ｃｏ’ ＋（Ａ
ｌ ’ ＋Ｂｌ ）（Ａｌ ＋Ｂ１ ’ ）ＣＯ・・・
［３］分解により； −ＡＩ Ｂｌ’ ＣＯ’ ＋Ａ１’ ＢＩ
Ｃ口′＋Ａｌ ’ Ｂｌ ’ ＣＯ＋ＡＩ ＢＩ
ＣＯ、Ｑ、Ｅ、Ｄ。
次に内部および出力キャリィＣ１およびＣ２の発生のた
めに、内部キャリィＣ１は第１のステージにおいて発生
され、第１表から次のように示される； Ｃ１−Ａｔ ＣＯ＋ＢＩ ＣＯ ＋ＡＩ Ｂｌ ＋ＡＩ ＢＩ Ｃｏ
・・・ ［４］生成されたものを簡単にすると
； ＣＬ −Ａｔ ｃＯ＋Ｉ３ｉ Ｃ，０＋ＡＩ Ｂｌ・・
・［５］第１図から、Ｃ１が上記の式に等しいことは明
かである。
めに、内部キャリィＣ１は第１のステージにおいて発生
され、第１表から次のように示される； Ｃ１−Ａｔ ＣＯ＋ＢＩ ＣＯ ＋ＡＩ Ｂｌ ＋ＡＩ ＢＩ Ｃｏ
・・・ ［４］生成されたものを簡単にすると
； ＣＬ −Ａｔ ｃＯ＋Ｉ３ｉ Ｃ，０＋ＡＩ Ｂｌ・・
・［５］第１図から、Ｃ１が上記の式に等しいことは明
かである。
Ｃ１−（（Ａｌ ＋８１）’
＋ （ＣＤ ＋ＡＩ Ｂｌ ） ’ ） ’
・・・［６］デモルガンの理論により； Ｃ１−（ＡＩ ＋８１ ）（ＣＯ＋ＡＩ Ｂｌ ）・・
・［７］分解および簡単化の法則により； Ｃ１−ＡＩ ＣＯ十ＢＩ Ｃｏ ＋ＡＩ Ｂｌ ・・
・［８］このようにキャリィ発生論理回路３７は、内部
キャリィＣＩに対して正確な式を形成することが分る。
・・・［６］デモルガンの理論により； Ｃ１−（ＡＩ ＋８１ ）（ＣＯ＋ＡＩ Ｂｌ ）・・
・［７］分解および簡単化の法則により； Ｃ１−ＡＩ ＣＯ十ＢＩ Ｃｏ ＋ＡＩ Ｂｌ ・・
・［８］このようにキャリィ発生論理回路３７は、内部
キャリィＣＩに対して正確な式を形成することが分る。
第２表から２ビット加算器用の出力キャリィＣ２は、１
６個の、積の項の合計から形成されることが分る。しか
しながら式は、７個の積の項の合計に減少されることが
できる； Ｃ２四Ａ２ Ｂ２ ＋ＡＩ Ａ２ Ｂｌ ＋
Ａｔ Ｂｔ ８２ ＋ＡＩ Ａ２ Ｃｏ
＋Ａ２ ＢＩ ＣＯ＋ＡＩ Ｂ２ ＣＯ＋ＢＩ
Ｂ２ Ｃｏ ・・・ ［９コ第１図か
ら最終キャリィＣ２は次のようなものであることが分る
； Ｃ２−（（Ａ２ Ｂ２ ） ’ （（Ａ２ ＋８２ ）
’ ＋（ＡＩ Ｂｌ ） ’ ＋（ＡＩ Ｂｌ ＋Ｃ
Ｏ） ’ ））’・・・［１０］ デモルガンの理論により； Ｃ２−Ａ２ Ｂ２ ＋ （Ａ２ ＋８２ ）（Ａｔ ＋Ｉ３ｔ ）（ＡＩ Ｂｔ
＋ＣＯ）・・・［１１］ 分解および余分な項を除去することにより；Ｃ２−Ａ２
Ｂ２ ＋ＡＩ Ａ２ Ｂｌ ＋ＡＩ ＢＩ Ｂ２ ＋
ＡＩ Ａ２ Ｃｏ ＋Ａ２ ＢＩ ＣＯ＋ＡＩ Ｂ２
Ｃｏ ＋ＢＩ Ｂ２ Ｃｏ Ｑ、Ｅ、Ｄ。
６個の、積の項の合計から形成されることが分る。しか
しながら式は、７個の積の項の合計に減少されることが
できる； Ｃ２四Ａ２ Ｂ２ ＋ＡＩ Ａ２ Ｂｌ ＋
Ａｔ Ｂｔ ８２ ＋ＡＩ Ａ２ Ｃｏ
＋Ａ２ ＢＩ ＣＯ＋ＡＩ Ｂ２ ＣＯ＋ＢＩ
Ｂ２ Ｃｏ ・・・ ［９コ第１図か
ら最終キャリィＣ２は次のようなものであることが分る
； Ｃ２−（（Ａ２ Ｂ２ ） ’ （（Ａ２ ＋８２ ）
’ ＋（ＡＩ Ｂｌ ） ’ ＋（ＡＩ Ｂｌ ＋Ｃ
Ｏ） ’ ））’・・・［１０］ デモルガンの理論により； Ｃ２−Ａ２ Ｂ２ ＋ （Ａ２ ＋８２ ）（Ａｔ ＋Ｉ３ｔ ）（ＡＩ Ｂｔ
＋ＣＯ）・・・［１１］ 分解および余分な項を除去することにより；Ｃ２−Ａ２
Ｂ２ ＋ＡＩ Ａ２ Ｂｌ ＋ＡＩ ＢＩ Ｂ２ ＋
ＡＩ Ａ２ Ｃｏ ＋Ａ２ ＢＩ ＣＯ＋ＡＩ Ｂ２
Ｃｏ ＋ＢＩ Ｂ２ Ｃｏ Ｑ、Ｅ、Ｄ。
これは、最終キャリィの項に対する正確な式である。
複合ゲートがそれぞれただ１つのゲート遅延を有するだ
けであるので、最終キャリィは全体でただ２つのゲート
遅延で発生される。短い遅延により、本発明の原理にし
たがって構成された加算器は加算器の１ビットにつき１
つづつ付加されるゲート伝播遅延との直列接続を容易に
行うことができる。さらに本発明の２ビット加算器１１
により、合計項はただ４つのゲート伝播遅延で発生され
ることができる。
けであるので、最終キャリィは全体でただ２つのゲート
遅延で発生される。短い遅延により、本発明の原理にし
たがって構成された加算器は加算器の１ビットにつき１
つづつ付加されるゲート伝播遅延との直列接続を容易に
行うことができる。さらに本発明の２ビット加算器１１
により、合計項はただ４つのゲート伝播遅延で発生され
ることができる。
このように本発明は、図示された適用に対する特定の実
施例を参照して記載されている。当業者は、発明の技術
的範囲における付加的な修正、適用および実施例を認識
するであろう。例えば本発明は、ヒ化ガリウム技術によ
る構成に限定されない。さらに数学的解析は、本発明の
詳細な説明する目的だけのために上記に記載されている
。本発明の原理は、前記解析の全ての検討または説明に
よって限定されるべきものではない。
施例を参照して記載されている。当業者は、発明の技術
的範囲における付加的な修正、適用および実施例を認識
するであろう。例えば本発明は、ヒ化ガリウム技術によ
る構成に限定されない。さらに数学的解析は、本発明の
詳細な説明する目的だけのために上記に記載されている
。本発明の原理は、前記解析の全ての検討または説明に
よって限定されるべきものではない。
添付された請求の範囲は、そのような修正、適用および
実施例のいずれのおよび全てが本発明の技術的範囲に含
まれることを意図して記載されている。
実施例のいずれのおよび全てが本発明の技術的範囲に含
まれることを意図して記載されている。
第１図は、本発明の原理にしたがって構成された２ビッ
ト加算器の論理回路図を示し、第２図は、デプレション
モードのヒ化ガリウムＦＥＴ論理装置で構成され、本発
明において使用されるノアゲートを示し、 第３図は、デプレションモードのヒ化ガリウムＦＥＴ論
理装置で構成され、本発明において使用されるアンド・
ノア複合ゲートを示し、第４図は、デプレションモード
のヒ化ガリウムＦＥＴ論理装置で構成され、本発明にお
いて使用されるナントゲートを示し、 第５図は、デプレションモードのヒ化ガリウムＦＥＴ論
理装置で構成され、本発明において使用されるオア・ナ
ンド複合接続ゲートを示す。 １１・・・２ビット加算器、１３・・・排他的オアゲー
ト、１５・・・ノアゲート、１７・・・アンド・ノアゲ
ート、２５・・・バッファトランジスタ、２７・・・オ
フセットダイオード、３７・・・第１のキャリィ発生論
理回路、３９・・・アンド・ノア複合ゲート。
ト加算器の論理回路図を示し、第２図は、デプレション
モードのヒ化ガリウムＦＥＴ論理装置で構成され、本発
明において使用されるノアゲートを示し、 第３図は、デプレションモードのヒ化ガリウムＦＥＴ論
理装置で構成され、本発明において使用されるアンド・
ノア複合ゲートを示し、第４図は、デプレションモード
のヒ化ガリウムＦＥＴ論理装置で構成され、本発明にお
いて使用されるナントゲートを示し、 第５図は、デプレションモードのヒ化ガリウムＦＥＴ論
理装置で構成され、本発明において使用されるオア・ナ
ンド複合接続ゲートを示す。 １１・・・２ビット加算器、１３・・・排他的オアゲー
ト、１５・・・ノアゲート、１７・・・アンド・ノアゲ
ート、２５・・・バッファトランジスタ、２７・・・オ
フセットダイオード、３７・・・第１のキャリィ発生論
理回路、３９・・・アンド・ノア複合ゲート。
Claims (13)
- （１）第１および第２のデジタルワードのそれぞれの第
１のビットを排他的オア処理する第１の手段と、 前記第１の手段に接続され動作し、ただ２つのゲート遅
延で前記第１のビットと入力キャリィビットとの加算と
関連したキャリィを発生する第２の手段とから本質的に
構成されている縦続接続可能な高速加算器。 - （２）第１および第２のデジタルワードのそれぞれの第
１のビットを排他的オア処理する第１の手段と、 前記第１の手段に接続されて動作し、ただ２つのゲート
遅延で前記第１のビットと入力キャリィビットとの加算
と関連した内部キャリィを発生する第２の手段と、 第１および第２のデジタルワードのそれぞれの第２のビ
ットを排他的オア処理する第３の手段と、前記第１、第
２および第３の手段に接続されて動作し、ただ２つのゲ
ート遅延で前記第１および第２のビットと入力キャリィ
ビットとの加算と関連した出力キャリィを発生する第４
の手段とを含む高速２ビット加算器。 - （３）第１の出力合計を発生するために入力キャリィと
前記第１のビットの排他的オア出力との排他的オア処理
をする第５の手段を含む請求項２記載の加算器。 - （４）第２の出力合計を発生するために前記内部キャリ
ィと前記第２のビットの排他的オア出力との排他的オア
処理をする第６の手段を含む請求項３記載の加算器。 - （５）前記第１、第３、第５および第６の手段はそれぞ
れ本質的に排他的オアゲートから構成されている請求項
４記載の加算器。 - （６）前記排他的オアゲートは、それぞれアンド・ノア
複合ゲートおよびノアゲートを含む請求項５記載の加算
器。 - （７）第１および第２のデジタルワードのそれぞれの第
１のビットを排他的オア処理する第１の手段と、 前記第１の手段に接続されて動作し、ただ２つのゲート
遅延で前記第１のビットの加算と関連した内部キャリィ
を発生する第２の手段と、 第１および第２のデジタルワードのそれぞれの第２のビ
ットを排他的オア処理する第３の手段と、前記第１、第
２および第３の手段に接続されて動作し、ただ２つのゲ
ート遅延で前記第１および第２のビットの加算と関連し
た出力キャリィを発生する第４の手段と、 第１の出力の合計を発生するため入力キャリィと前記第
１のビットの排他的オア出力とを排他的オア処理する第
５の手段と、 第２の出力の合計を発生する前記内部キャリィを有する
前記第２のビットの排他的オアを排他的にオアする第６
の手段とを含む高速２ビット加算器。 - （８）前記第１、第３、第５および第６の手段は、第１
および第２の排他的オアゲートを含み、前記排他的オア
ゲートはそれぞれ複合ゲートおよびノアゲートを含む請
求項７記載の加算器。 - （９）第１および第２のデジタルワードのそれぞれの第
１のビットを排他的オア処理する第１の手段と、 前記第１の手段に接続されて動作し、ただ２つのゲート
遅延で前記第１のビットの加算と関連したキャリィを発
生する第２の手段とから本質的に構成されている縦続接
続可能な１ビット高速加算器。 - （１０）前記第１および第２のデジタルビットと入力キ
ャリィとの合計を発生する手段を含む請求項９記載の加
算器。 - （１１）前記第１および第２のデジタルビットと入力キ
ャリィとの合計を発生する前記手段は、排他的オアゲー
トを含む請求項１０記載の加算器。 - （１２）前記排他的オアゲートは、前記第１ビットの排
他的オアが入力されるノアゲートと前記入力キャリィ、
前記第１のビットの排他的オア出力および前記ノアゲー
トの出力が入力されるアンド・ノア複合ゲートとを含む
請求項１１記載の加算器。 - （１３）第１および第２のデジタルワードのそれぞれの
第１のビットを排他的オア処理する第１の手段と、 前記第１の手段に接続されて動作し、ただ２つのゲート
遅延で前記第１のビットと入力キャリィビットとの加算
と関連した内部キャリィを発生する第２の手段と、 第１および第２のデジタルワードのそれぞれの第２のビ
ットを排他的オア処理する第３の手段と、前記第１、第
２および第３の手段に接続されて動作し、ただ２つのゲ
ート遅延で前記第１および第２のビットと入力キャリィ
ビットとの加算と関連した出力キャリィを発生する第４
の手段とを含む高速ヒ化ガリウム２ビット加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/095,969 US4897809A (en) | 1987-09-14 | 1987-09-14 | High speed adder |
| US95,969 | 1987-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01121929A true JPH01121929A (ja) | 1989-05-15 |
| JPH0812593B2 JPH0812593B2 (ja) | 1996-02-07 |
Family
ID=22254429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231426A Expired - Lifetime JPH0812593B2 (ja) | 1987-09-14 | 1988-09-14 | 高速加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4897809A (ja) |
| EP (1) | EP0307831A3 (ja) |
| JP (1) | JPH0812593B2 (ja) |
| CA (1) | CA1294367C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504915A (en) * | 1993-08-05 | 1996-04-02 | Hyundai Electronics America | Modified Wallace-Tree adder for high-speed binary multiplier, structure and method |
| JP4880982B2 (ja) | 2005-11-18 | 2012-02-22 | 株式会社東芝 | 洗濯乾燥機 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2485832A1 (fr) * | 1980-06-24 | 1981-12-31 | Thomson Csf | Inverseur logique, et operateur a plusieurs sorties derive de cet inverseur, utilisant au moins un transistor a effet de champ a faible tension de seuil |
| US4464728A (en) * | 1981-09-18 | 1984-08-07 | Hughes Aircraft Company | Charge coupled device ripple adder with nearly instantaneous carry propagation |
| JPS6149233A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 高速デジタル加減算回路 |
| US4623982A (en) * | 1985-06-10 | 1986-11-18 | Hewlett-Packard Company | Conditional carry techniques for digital processors |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
-
1987
- 1987-09-14 US US07/095,969 patent/US4897809A/en not_active Expired - Fee Related
-
1988
- 1988-09-09 CA CA000577047A patent/CA1294367C/en not_active Expired - Fee Related
- 1988-09-10 EP EP19880114838 patent/EP0307831A3/en not_active Withdrawn
- 1988-09-14 JP JP63231426A patent/JPH0812593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0307831A2 (en) | 1989-03-22 |
| JPH0812593B2 (ja) | 1996-02-07 |
| CA1294367C (en) | 1992-01-14 |
| US4897809A (en) | 1990-01-30 |
| EP0307831A3 (en) | 1990-12-27 |
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