JPH01122096A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ、特に１トランジスタ１キヤバ
ンタよりなるダイナミック型ＲＡＭに関するものである
。

〔従来の技術〕

従来、この種の半導体メモリの主要部は第２図に潰すよ
うな構成をとるものが一般的であった。

Ｍ　Ｃ＋　、〜ＭＣ，ＩＮは１個のＭＩＳ型トランジス
タと１個のキャパシタからなるｌトランジスタ型メモリ
セルを示し、マトリクス状に配列されている。

ＷＬ、　〜ＷＬｎはワード線、ＷＤ、〜ＷＤｎはワード
線Ｗ　Ｌ　＋〜ＷＬｎを駆動する回路、ＳＡＩ〜ＳＡＮ
はビット線Ｄ１．「〜Ｄ８２「に読み出された微小信号
を増幅する０ＭＯ３型のセンスアンプ、ＳＥＰ、ＳＥＮ
はそれぞれセンスアンプの活性化信号、ＹＳＷＩ〜ＹＳ
ＷＮは与えられたアドレス信号に従いビット線対を選択
し、共通データ線対、Ｉｌｏ、ｒ７？５に接続する制御
信号、１１は、出力回路、Ｄｏｕｔは、出力端子を示す
。第２図の構成の半導体メモリの代表的な動作波形図を
第６図に示す。動作關始前にビット線ＤＩ。

Ｌπ〜Ｄ　Ｎ＋５１は、たとえば電源電位Ｖｃｃと接−
地電位Ｖｃｃとの中間電位（１／２Ｖｃｃ）に保たれて
いる。行アドレスストローブ信号ＲＡＳが降下すると外
部から与えられたアドレス信号（表記せず）によりワー
ド線駆動回路ＷＤ、〜ＷＤｎの中から１台のたとえばＷ
Ｄｉが選択され、ＲＡＳから生成された内部信号である
ワード駆動信号ＲＡが上昇するとワード線ＷＬｉが上昇
し、メモリセルＭＣｉ　１〜ＭＣ１ＮのＮ型ＭＯ８）ラ
ンジスタがＯＮＬ、それぞれのメモリセルキャパシタ内
にだくわえられた電荷に従ってビット線Ｄ＋−ＤＮの電
位は、２００ｍＶ程度変化する。−方ビット線Ｄ　＋　
””’　Ｄ’ｓの電位は初期の値すなわち１／　２　Ｖ
　ｃ　ｃの電位のままでありこの差信号がセンスアンプ
ＳＡ、〜Ｓ　Ａ’ｓの入力信号となる。次にセンスアン
プ活性化信号ＳＥＮが上昇し、ＳＥＰが下降するとセン
スアンプＳ　Ａ　＋〜Ｓ　Ａ’ｓが活性化され、センス
アンプに入力された微小差信号は増幅されたとえばビッ
ト線Ｄ１は接地電位へ降下し、ビット線「は電源電位Ｖ
ｃｃへ上昇する（メモリセルＭ　Ｃｉ　＋にはＬの情報
が記憶されていた場合。）実際は、ワード線ＷＬｉが上
昇し、ビット線Ｄ１に情報を読み出した際にメモリセル
ＭＣｉ＋のキャパシタ内の情報はビット線Ｄ１との電荷
のやりとりで破壊されているため、上述のセンスアンプ
の動作は、ビット線Ｄ１．Σ上の微小信号の増幅のみな
らず、ビット線に読み出すことにより破壊されたセルの
情報をメモリセルに対して再書き込み（リフレッシュと
言う）をするという機能をも有している。その後列アド
レスストローブＣＡＳの降下により外部からアドレス端
子に与えられた列アドレス信号（表記せず）に従い列ア
ドレスストローブＣＡＳより生成された内部信号列スイ
ッチ活性化信号ＹＳＷが上昇するのに伴い、たとえばＹ
ＳＷ、が選択され上昇することによりビット線対Ｄ１．
Σ上のデータが共通データ線対Ｉ１０．ｍへ転送される
。転送されたデータは出力回路１１にて増幅され出力端
子Ｄｏｕｔから外部へ出力される。

上述の従来技術においては、記憶容量が増大してくるに
従い１本のビット線に接続されたメモリセルの個数が増
加するためビット線の浮遊容量Ｃ１１が増大し、さまざ
まな問題を生じていた。上述のようにセンスアンプを活
性化した際には、ビット線Ｄ１〜Ｄ　Ｎ　Ｄ　ｒ　−Ｄ
　Ｎをそれぞれ電源電位Ｖｃｃあるいは接地電位Ｖｓｓ
まで充放電する必要があるが、ビット線の浮遊容量Ｃ３
１の増大は充放電電流の増大を招き、たとえば接地電位
の浮きや電源電位の降下、ビット線間ノイズの発生、消
費電力の増大などの問題を生ずる。これに対し、第３図
に示すような構成が考えられた。第２図との相違点は、
ビット線Ｄ＋、Ｄ＋〜ＤＮ、ＤＮとセンスアンプＳ　Ａ
　＋〜ＳＡＮとの間にスイッチ手段としてＮ型ＭＯ８）
ランジスタによるトランスファゲートＱＴＩ、Ｑπ〜Ｑ
ＴＮ、Ｑ？Ｎが設けられている点である。このトランス
ファゲートＱ？１〜Ｑπの目的は、ビット線の浮遊容量
ｅｌｌとセンス節点ＤＩ’〜ＤＮ”の浮遊容量Ｃ１□′
とをセンスアンプ活性化の際に分離し、センスアンプの
動作スピードをはやくすることにある。第３図の構成に
対する従来の動作波形図を第７図に示す。トランスフア
ゲ−）ＱＴＩ〜ＱＴＨの制御信号ＴＧは、リセット期間
は高電位であるトランスフアゲ−）Ｑア、〜Ｑ；はＯＮ
の状態となっている。第２図の動作説明と全く同一な動
作でワード線ＷＬｉが選択され電位が上昇し、メモリセ
ルＭＣｉ、の情報がビット線Ｄ１に読み出され、この時
ＴＧは高電位であるためトランスファゲートＱＴ１はＯ
Ｎ状態であるためこの読み出し情報はそのままセンス節
点Ｄ　＋　’へ伝送される。その後トランスファゲート
制御信号ＴＧは降下し、トランスファゲートＱ、。

はＯＦＦ状態となり、ビット線Ｄ＋とセンス節点Ｄ　＋
　’　とは分離される。この状態でセンスアンプ活性化
信号ＳＥＮ、ＳＥＰをそれぞれ上昇、下降させることに
よって第２図の従来例同様センス節点り、’　、Ｄ、−
の微小信号は増幅されそれぞれ一方は電源電位Ｖｃｃへ
、他方は接地電位へと充放電が行なわれる。この時セン
ス節点り、’、Ｄ、−の浮遊容ｔ　Ｃ＋　、’は、ビッ
ト線Ｄ１．「の浮遊容量Ｃ＋　１の３０％以下と小さい
ため増幅スピードがはやい。センス節点り、’　、Ｄ、
−の増幅が完了した後、トランスファゲート制御信号Ｔ
Ｇの電位な上昇させ、トランスフアゲ−）Ｑｔ＋〜Ｑ；
をＯＮ状態にさせビット線Ｄ１〜°心１の充放電を開始
する。この段階で前述のメモリセルへの再書き込み動作
が行なわれる。ビット線Ｄ１〜百；の充放電が完了した
後は、第２図従来例と全く同様に、たとえばセンス節点
Ｄ＋’Ｄ＋７が選択されると列スイッチを形成している
ＭＣ８）ランジスタＱｙ＋＋Ｑπが制御信号ｙｓｗ、に
よってＯＮ状態となりデータは共通データ線対工／○、
ｒ７？５へ転送され、出力回路１１を経て出力端子Ｄｏ
ｕｔからデータが出力される。

〔発明が解決しようとする問題点〕

上述した従来の半導体メモリは、第１．第２の従来例共
にビット線の浮遊容量Ｃ１１あるいはＣ１１が記憶容量
の増大に伴い増加の傾向が強く、ビット線の充放電が行
なわれる際、すなわち第２図の例においては、センスア
ンプ活性化信号ＳＥＮ。

ＳＥＰがそれぞれ上昇、下降する際、または第３図の例
であればトランスファゲート制御信号ＴＧが上昇する際
には、大きな充放電電流を生じ、その結果電源の電位降
下や接地電位の浮き上がりを招き、たとえばこのビット
線の充放電時刻に列アドレスの入力時刻が一致した場合
などは、アクセスタイムの遅れや入力レベルの誤判定を
生じ誤動作を生じるという欠点があった。

〔問題点を解決するための手段〕

本発明の半導体メモリは、１個のＭＩＳ型トランジスタ
と１個のキャパシタが１ビットのメモリセルを構成して
いるものであって、複数のメモリセルが接続されたビッ
ト線が、複数のスイッチング手段によって複数の小ビッ
ト線に分離され、メモリセルへの再書き込み動作時に、
再書き込み手段に最も近く接続された小ビット線から順
次遠い小ビット線にむかって所定の遅延時間をもってそ
れぞれの小ビット線が充放電を開始することを特徴を有
している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例の回路構成図を示す。第３
図と異なる点は、ビット線がＤ１〜ＤＮと、Ｄｌ”〜Ｄ
Ｎ１の２つの部分に第２のトランスフアゲ−）ＱＴ＋’
〜Ｑ「によって分離されている点である。第４図の動作
波形図に従って説明する。まず行アドレスストローブＲ
ＡＳが降下するとその際に外部アドレスビンに入力され
たアドレス信号を取り込み、次にこのアドレス信号に基
づきワード線駆動回路ＷＤｒ〜ＷＤｎの中から１個のワ
ード線駆動回路たとえばＷＤｉを選択する。

その後ＲＡＳによって生成された内部信号ワード線駆動
信号ＲＡが上昇することにより選択されたワード線ＷＬ
ｉの電位が上昇し、ワード線ＷＬｉに接続されたメモリ
セルＭＣｉ、〜ＭｃｉＮ内の記憶情報はそれぞれビット
線対Ｄ１．「〜ＤＮ。

■に微小信号として現われる。この時トランスファゲー
ト制御信号ＴＧ、ＴＧ２は共に高電位状態であるためこ
のビット線対Ｄ＋、Ｄ＋〜ＤＮ。

Σ上の信号は、第２のビット線対Ｄ１″２丁７〜ＤＮ″
、７上にも、センス節点対り、’、Ｄ、”〜Ｄえ’　、
　Ｄ　、、”上にも全く同様に現われる。次にトランス
ファゲート制御信号ＴＧ、ＴＧ２を降下させ、ビット線
対ＤｚＤ＋〜Ｄｓ、Ｉ）ｓ＆第２のビット線対Ｄ＋″、
■−〜ＤＮ″ｙとセンス節点対り、’、Ｄ、−〜Ｄ、’
　Ｄ丁−とを分離した後、センスアンプ活性化信号ＳＥ
Ｎ、ＳＥＰをそれぞれ上昇、下降させ、センスアンプＳ
ＡＩ〜ＳＡＮを活性化する。センス節点Ｄ１′〜■一は
、前述のように浮遊容ｆｔ　Ｃｌ　１′が比較的小さい
ため高速で増幅され、たとえば一方のセンス節点Ｄ　１
’は電源電位Ｖｃｃへ他方のセンス節点Ｄ＋−は接地電
位へ達する。その後トランスファゲート制御信号ＴＧを
上昇させ、トランスフアゲ−）　Ｑ　Ｔｌ　−Ｑ　ＴＮ
　ヲＯＮ状態にすることにより第２のビット線Ｄ１″〜
−２Ｎ−の充放電を開始し、ある所定の遅延時間の後ト
ランスファゲート制御信号ＴＧ２を上昇させ、トランス
フアゲ−）ＱＴＩ’〜Ｑ「をＯＮ状態にすることにより
ビット線り、〜−の充放電を開始する。この動作が完了
した時点でメモリセルへの再書き込みが完了する。その
後は従来例と同様に列スイッチ駆動信号ＹＳＷの上昇に
より列アドレス入力信号に従ってたとえば列スイッチト
ランジスタＱＹＩ、ＱπがＯＮ状態となりデータが共通
データ線対Ｉ１０．Ｉフ′σに転送され出力回路１１を
経て出力端子Ｄｏｕｔから出力される。

以上はＮ型ＭＯ８Ｉ−ランジスタをスイッチング素子と
して用いセンスアンプとしては、０ＭＯ８型センスアン
プを用いた場合について述べた。しかし、これらの部品
の選択、ビット線の初期電位や増幅後の最終到達電位な
ど設計の都合上の変更は問題ではなく本願の主旨とする
ところは浮遊容量の大きいビット線をスイッチング素子
により分割し、メモリセルへの再書き込みを行なう際に
所定の遅延時間をもって順次分割されたビット線を充放
電を開始するように制御するところにあり、再書き込み
手段も問わない。

〔実施例２〕 第５図に本発明の第２の実施例の動作波形図を。

示す。この場合の回路構成は、第１の実施例と同様第１
図である。トランスファゲート制御信号ＴＧ、ＴＧ２が
高電位のままワード線たとえばＷＬｉが選択され電位が
上昇し、メモリセルＭ　Ｃｉ　＋〜Ｍ　Ｃｉ　Ｎ内の記
憶情報がビット線対Ｄ１．「〜ＤＮ、Ｄ、、また第２の
ビット線対Ｄ１″〜■Ｔ１センス節点Ｄ　１’〜万；７
上に微小信号として現われ、次にトランスファゲート制
御信号ＴＧ、ＴＧ２が下降し、トランスファゲートＱＴ
Ｉ〜Ｑ；、Ｑ、’〜ＱＴＮ″″″がＯＦＦ状態となりビ
ット線対り、、Ｄ、　〜ＤＮ、Ｄ処第２のビット線対Ｄ
１″〜百丁′、センス節点ＤＩ’〜Ｔ−がそれぞれ分離
され、その後センスアンプ活性化信号ＳＥＮ、ＳＥＰに
よりセンスアンプＳ　Ａ　＋〜ＳＡＷが活性化されセン
ス節点ＤＩ’〜Ｄｐｔ−上の微小信号が増幅される。こ
こまでは第１の実施例と全く同一である。

その後トランスファゲート制御信号ＴＧ、ＴＧ２は低電
位のままに保たれ、列アドレスストローブＣＡＳの降下
の際に外部から与えられたアドレス情報に基づいて選択
された列スイッチトランジスタたとえばＱＹＩＩ　ＱＹ
ＩがＣＡＳより生成された内部信号列スイッチ型動信号
ＹＳＷの上昇により駆動され、ＯＮ状態となり、センス
節点Ｄ１′。

ｐ〒７のデータが共通データ線対工１０．ｍ″へ転送さ
れ、出力回路１１を経て出力端子Ｄｏｕｔからデータが
出力される。その後、たとえばＲＡＳ、ＣＡＳが上昇し
、すなわち半導体メモリがリセット状態に移行するとま
ず内部信号ＹＳＷが降下し、列スイッチトランジスタＱ
ｙ工。

ＱπがＯＦＦ状態となり、トランスファゲート制御信号
ＴＧが上昇し、活性化されたままのセンスアンプＳ　Ａ
　１〜ＳＡＮによって第２のビット線Ｄ１″〜ＤＮ−の
充放電が開始され、さらに所定の遅延時間後トランスフ
ァゲート制御信号ＴＧ２が上昇し、トランスフアゲ−）
ＱＴ、’〜ＱＴＮ′ｒがＯＮ状態となるためビット線Ｄ
１〜訂の充放電が開始され、最終的には、ビット線対Ｄ
１．「〜ＤＮｊ丁り第２のビット線対り、″、万Ｔ−〜
Ｄ５″２丁この一方は電源電位Ｖｃｃ、他方は接地電位
となる。

その後に、ワード線ＷＬｉを降下させる。この時点でメ
モリセルＭ　Ｃｉ　＋〜ＭＣ１Ｎへの再書き込み（リフ
レッシュ）が完了する。その後センスアンプ活性化信号
ＳＥＮ、ＳＥＰをリセットすると共にビット線、センス
節点をリセットすることによってリセット動作を完了す
る。

本実施例の場合第１の実施例と同様電源電流、接地電流
の異常ピーク値の軽減、ビット線間のノイズの軽減、外
部信号の入力レベルの誤判定の防止が期待できるほかに
、アクティブ時のセンスアンプの高速動作によるアクセ
スタイムの高速化が可能となる効果を有している。

〔発明の効果〕

以上説明したように本発明は、浮遊容量の大きいビット
線をスイッチング手段により複数の小ビット線に分割し
、メモリセルへの再書き込みを行なう際に所定の遅延時
間をもって順次小ビット線の充放電を開始するように制
御することにより、大きな浮遊容量を有するビット線の
充放電を一度に行なうことがなく、ビット線間のノイズ
低減、電源電流、接地電流の異常なピークの軽減が容易
となり、電源電位の低下、接地電位の浮き上がりによる
外部信号の入力レベルの誤判定やアクセスタイムの遅れ
を軽減することができる効果を有する。

【図面の簡単な説明】

第１図は、本発明の回路構成図、第２図、第３図は、従
来の回路構成図、第４図は、本発明の第１の実施例を説
明するため動作波形図、第５図は、本発明の第２の実施
例を説明するための動作波形図、第６図、第７図は従来
例の動作波形図を示す。 ＷＤ、〜ＷＤｎは、ワード先駆動回路、ＷＬｌ〜ＷＬｎ
はワード線、Ｄ１〜訂はピッ　ト線、Ｄ＋“〜Ｔママ−
分割された第２のビット線、Ｄ１′〜■マ”はセンス節
点、Ｍ　Ｃ１ｔ〜Ｍ　ＣｎＮは１トランジスタ型メモリ
セル、Ｑ、１〜ＱｔＮは第１のトランスファゲート、Ｑ
ＴＩ’〜Ｑ；Ｔ″″は第２のトランスファゲートＱＹＩ
？ＱＹＮは列スイッチトランジスタ、ＳＡ、〜ＳＡＮは
センスアンプ、ＳＥＮ。 ＳＥＰはセンスアンプ活性化信号、Ｉｌｏ。 Ｔ７万は、共通データ線対、１１は出力回路、Ｄｏｕｔ
は出力端子をそれぞれ示す。 ＲＡＳは行アドレスストローブ、ＣＡＳは列アドレスス
トローブ、ＲＡはワード線駆動信号、ＴＧ、ＴＧ２はト
ランスファゲート制御信号、ＹＳＷは列スイッチ駆励信
号をそｈぞれ示す。 代理人　弁理士　　内　原　　　音 第４　図 ＄５　閃

Claims (1)

【特許請求の範囲】
1. １個のＭＩＳ型トランジスタと１個のキャパシタが１ビ
   ットのメモリセルを構成する半導体メモリにおいて複数
   のメモリセルが接続されたビット線が、複数のスイッチ
   ング手段によって複数の小ビット線に分離され、メモリ
   セルへの再書き込み動作時に、再書き込み手段に最も近
   く接続された小ビット線から順次遠い小ビット線にむか
   って所定の遅延時間をもってそれぞれの小ビット線が充
   放電を開始することを特徴とする半導体メモリ。