JPH01122128A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01122128A JPH01122128A JP62279676A JP27967687A JPH01122128A JP H01122128 A JPH01122128 A JP H01122128A JP 62279676 A JP62279676 A JP 62279676A JP 27967687 A JP27967687 A JP 27967687A JP H01122128 A JPH01122128 A JP H01122128A
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- JP
- Japan
- Prior art keywords
- electrodes
- chip
- bump electrodes
- central part
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ワイヤボンディング方式による半導体チップ
の支持基板上への実装のために、半導体チップに形成さ
れた回路素子部上にパンシベーシ四ン膜を介して配線導
体およびバンプ電極を設けた半導体装置に関する。
の支持基板上への実装のために、半導体チップに形成さ
れた回路素子部上にパンシベーシ四ン膜を介して配線導
体およびバンプ電極を設けた半導体装置に関する。
バンプ電極を用いて半導体チップを支持基板上に実装す
るのにワイヤボンディング方式を用いた場合、安定した
支持を目的として第２図に示すようにチップｌの周辺の
図示しないパッドの上にバンプ電極２を形成することが
一般的であることはよく知られている。第３図はバンプ
部の断面を示し、半導体チップ１の中に形成された回路
素子の接続のために、表面酸化膜３のコンタクトホール
４で配線導体５を接触させ、配線導体５を覆ってパンシ
ベーシ四ン膜６を設ける。配線導体５の端部に形成され
たパッド７の上に下地金属膜２１を介してバンド電８ｉ
２が接触する。
るのにワイヤボンディング方式を用いた場合、安定した
支持を目的として第２図に示すようにチップｌの周辺の
図示しないパッドの上にバンプ電極２を形成することが
一般的であることはよく知られている。第３図はバンプ
部の断面を示し、半導体チップ１の中に形成された回路
素子の接続のために、表面酸化膜３のコンタクトホール
４で配線導体５を接触させ、配線導体５を覆ってパンシ
ベーシ四ン膜６を設ける。配線導体５の端部に形成され
たパッド７の上に下地金属膜２１を介してバンド電８ｉ
２が接触する。
しかし、チップの大面積化に伴い、バンプ電極２間の最
大距離は大きくなり、半導体材料とセラミックなどの基
板材料との熱膨張差からおこるヒートサイクル時の熱応
力のため、半導体装置の信鎖性が低下する欠点があった
。
大距離は大きくなり、半導体材料とセラミックなどの基
板材料との熱膨張差からおこるヒートサイクル時の熱応
力のため、半導体装置の信鎖性が低下する欠点があった
。
本発明の目的は、上述の欠点を除去し、半導体材料と基
板材料との間に熱膨張係数の差があってもし一トサイク
ル時に熱心・力による損傷ないし破壊の生じない半導体
装置を提供することにある。
板材料との間に熱膨張係数の差があってもし一トサイク
ル時に熱心・力による損傷ないし破壊の生じない半導体
装置を提供することにある。
上記の目的を達成するために、半導体チップの一面上に
形成される複数のバンプ電極がチップの中心部に隣接す
るバンプ電極との間隔をほぼ等しくして配置されたもの
とする。
形成される複数のバンプ電極がチップの中心部に隣接す
るバンプ電極との間隔をほぼ等しくして配置されたもの
とする。
バンプ電極を中心部に配置することにより電極間隔が小
さくなってチップと基板との熱膨張係数の差による熱応
力が小さく、また電極間隔を等しくすることによって熱
応力の不均一な分布により局部的に過度の負担の生ずる
こともない。
さくなってチップと基板との熱膨張係数の差による熱応
力が小さく、また電極間隔を等しくすることによって熱
応力の不均一な分布により局部的に過度の負担の生ずる
こともない。
第１図は多層配線の場合の本発明の一実施例を示し、第
４図はそのバンプ部の断面で、それぞれ第２．第３図と
共通の部分には同一の符号が付されている。第１図から
明らかなように、バンプ電極２はチップ１の中央部にそ
れぞれ正三角形の頂点を占める位置に設けられている。
４図はそのバンプ部の断面で、それぞれ第２．第３図と
共通の部分には同一の符号が付されている。第１図から
明らかなように、バンプ電極２はチップ１の中央部にそ
れぞれ正三角形の頂点を占める位置に設けられている。
このようなバンプ電極を形成する工程を第４図を引用し
て説明する。先ず、回路素子を含む半導体チップ１の上
にＣＶＤまたはスパッタリング法により絶縁酸化膜３を
堆積する０次に、配線導体５を、例えばり−５ｉ合金を
スパッタリング法により堆積し、公知のフォトエツチン
グで加工することにより形成する。配線導体５はチップ
内の回路素子と酸化膜３のコンタクトホール４１で接続
される０次いで酸化膜で代表される第二絶縁膜８を形成
するが、これにはＣＶＤ法により下層膜を形成の後、有
機シリコン、例えば東京応化（株）製部品名ＯＣＤ？型
を塗布して加熱し表面を平坦にしたのち再びＣＶＤ法に
より上層膜を形成し、平坦化された第二絶縁膜８を得る
。別の平坦化法には、バイアススパッタリングを用いて
膜堆積中に表面を平らにする方法もある。第二絶縁膜８
に開けられるコンタクトホール４２の加工には、ｃｕｐ
、を用いたドライエツチング法を適用することができる
０次に、第二配線導体９を、ＭまたはＵ−Ｓｔをスパッ
タリングで堆積し、第一配線導体５と同様な方法で加工
する。
て説明する。先ず、回路素子を含む半導体チップ１の上
にＣＶＤまたはスパッタリング法により絶縁酸化膜３を
堆積する０次に、配線導体５を、例えばり−５ｉ合金を
スパッタリング法により堆積し、公知のフォトエツチン
グで加工することにより形成する。配線導体５はチップ
内の回路素子と酸化膜３のコンタクトホール４１で接続
される０次いで酸化膜で代表される第二絶縁膜８を形成
するが、これにはＣＶＤ法により下層膜を形成の後、有
機シリコン、例えば東京応化（株）製部品名ＯＣＤ？型
を塗布して加熱し表面を平坦にしたのち再びＣＶＤ法に
より上層膜を形成し、平坦化された第二絶縁膜８を得る
。別の平坦化法には、バイアススパッタリングを用いて
膜堆積中に表面を平らにする方法もある。第二絶縁膜８
に開けられるコンタクトホール４２の加工には、ｃｕｐ
、を用いたドライエツチング法を適用することができる
０次に、第二配線導体９を、ＭまたはＵ−Ｓｔをスパッ
タリングで堆積し、第一配線導体５と同様な方法で加工
する。
両配線導体５．９はコンタクトホール４２で接続される
。第二配線導体９を覆うパッシベーション族６としては
、シリコンオキシナイトライド（ＳｉＯＮ）膜あるいは
窒化シリコン（ＳｉＮ）膜をプラズマＣＶＤ法により形
成する。第二配線導体９のパフドアの上のパッシベーシ
ョン膜６の開口部の加工は、ＣＦ４を用いたドライエツ
チングによって可能である。ひきつづいて、その開口部
上に例えばＣｒ、 Ｃｕ。
。第二配線導体９を覆うパッシベーション族６としては
、シリコンオキシナイトライド（ＳｉＯＮ）膜あるいは
窒化シリコン（ＳｉＮ）膜をプラズマＣＶＤ法により形
成する。第二配線導体９のパフドアの上のパッシベーシ
ョン膜６の開口部の加工は、ＣＦ４を用いたドライエツ
チングによって可能である。ひきつづいて、その開口部
上に例えばＣｒ、 Ｃｕ。
Ａｕの順で下地金属膜２１を形成し、その上に約５０−
１のはんだ膜を真空蒸着する。はんだ膜より球状のバン
プ電極２を形成するには約３５０℃に加熱すればよい。
１のはんだ膜を真空蒸着する。はんだ膜より球状のバン
プ電極２を形成するには約３５０℃に加熱すればよい。
本発明によれば、半導体チップ実装のための複数のバン
プ電極をチップ−面の中央部に集め、しかも隣接電極間
隔を等しくすることにより、半導体材料と実装基板材料
との熱膨張係数差による熱応力が小さくなると共にその
分布が均一となって、熱サイクルによるワイヤボンディ
ング部の損傷ないし破壊のおこるおそれがなく、信転性
の向上に貢献する。また、バンプ電極をチップ中央に集
めることにより配線距離の短縮によるチップ寸法の縮小
、あるいは隣接チップ間のバンプ１電極間距離の拡大に
よる高密度実装の可能化など得られる効果は極めて大き
い。
プ電極をチップ−面の中央部に集め、しかも隣接電極間
隔を等しくすることにより、半導体材料と実装基板材料
との熱膨張係数差による熱応力が小さくなると共にその
分布が均一となって、熱サイクルによるワイヤボンディ
ング部の損傷ないし破壊のおこるおそれがなく、信転性
の向上に貢献する。また、バンプ電極をチップ中央に集
めることにより配線距離の短縮によるチップ寸法の縮小
、あるいは隣接チップ間のバンプ１電極間距離の拡大に
よる高密度実装の可能化など得られる効果は極めて大き
い。
第１図は本発明の一実施例のチップの平面図、第２図は
従来のチップの平面図、第３図は従来のバンプ部の断面
図、第４図は本発明の一実施例のバンプ部の断面図であ
る。 ｌ：半導体チップ、２：バンプ電極。 第１図 第３図
従来のチップの平面図、第３図は従来のバンプ部の断面
図、第４図は本発明の一実施例のバンプ部の断面図であ
る。 ｌ：半導体チップ、２：バンプ電極。 第１図 第３図
Claims (1)
- １）ワイヤボンディング方式により支持基板上へ実装す
るための複数のバンプ電極を半導体チップの一面上に備
えたものにおいて、バンプ電極がチップの中心部に隣接
するバンプ電極との間隔をほぼ等しくして配置されたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279676A JPH01122128A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279676A JPH01122128A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122128A true JPH01122128A (ja) | 1989-05-15 |
Family
ID=17614315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279676A Pending JPH01122128A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122128A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677576A (en) * | 1995-03-24 | 1997-10-14 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device |
| US5834844A (en) * | 1995-03-24 | 1998-11-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device having an element with circuit pattern thereon |
| JP2007134356A (ja) * | 2005-11-08 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体実装装置 |
| JP2007142124A (ja) * | 2005-11-18 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197857A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1987
- 1987-11-05 JP JP62279676A patent/JPH01122128A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197857A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置とその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677576A (en) * | 1995-03-24 | 1997-10-14 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device |
| US5834844A (en) * | 1995-03-24 | 1998-11-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device having an element with circuit pattern thereon |
| US5960308A (en) * | 1995-03-24 | 1999-09-28 | Shinko Electric Industries Co. Ltd. | Process for making a chip sized semiconductor device |
| JP2007134356A (ja) * | 2005-11-08 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体実装装置 |
| JP2007142124A (ja) * | 2005-11-18 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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