JPH01122162A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH01122162A JPH01122162A JP27967487A JP27967487A JPH01122162A JP H01122162 A JPH01122162 A JP H01122162A JP 27967487 A JP27967487 A JP 27967487A JP 27967487 A JP27967487 A JP 27967487A JP H01122162 A JPH01122162 A JP H01122162A
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- Japan
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- gate electrode
- gate
- oxidation
- conductivity type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕′
本発明は、特に微細化されたチャネル長を有し、Ｌ Ｄ
Ｄ （Ｌｉｇｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
をもつＭｉｓ型半導体装置の製造方法に関する。
Ｄ （Ｌｉｇｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
をもつＭｉｓ型半導体装置の製造方法に関する。
近年、ＭＩＳ型半導体装置においては、微細化が進むに
つれ、ドレイン領域近傍のチャネル領域において電界集
中が起こり、ホットキャリアが発生してこれがゲート絶
縁膜にトラップされることにより、しきい値電圧が低下
するなどのいわゆる、短チヤネル効果による問題がクロ
ーズアップされてきている。そこで、ドレイン領域およ
びソース領域をチャネル領域近傍の低濃度不純物領域と
この領域に隣接する高濃度不純物領域とから構成したい
わゆるＬＤＤ構造のＭＩＳＩ−ランジスタが提案されて
いる。こうしたＭＩＳトランジスタではチャネル領域に
おける電界集中を抑制して、トランジスタの不安定性を
減少することができる０例えば第２図に示すように、半
導体基板１の主面上にゲート絶縁膜２を介してゲート電
極３をパターニングで形成した後、不純物を低濃度にイ
オン注入し、その後ゲート電極３の側部に酸化膜の異方
性エツチングによりサイドウオール４を形成し、次に高
濃度不純物をイオン注入することによってチャネル領域
７との間に低濃度ソース・ドレイン領域５を介した高濃
度ソース・ドレイン領域６を配置したＬＤＤ構造のＭ［
ＳＩ−ランジスタを形成できる。このＬＤＤ構造をとる
ことにより、低濃度に形成したソース・ドレイン領域５
の作用によって高濃度ソース・ドレイン領域６とゲート
電極３の間の電界を緩和し、ドレイン耐圧の向上を図り
、またチャネルをドレイン領域に接続してＭＩＳトラン
ジスタの動作を保証することになる。
つれ、ドレイン領域近傍のチャネル領域において電界集
中が起こり、ホットキャリアが発生してこれがゲート絶
縁膜にトラップされることにより、しきい値電圧が低下
するなどのいわゆる、短チヤネル効果による問題がクロ
ーズアップされてきている。そこで、ドレイン領域およ
びソース領域をチャネル領域近傍の低濃度不純物領域と
この領域に隣接する高濃度不純物領域とから構成したい
わゆるＬＤＤ構造のＭＩＳＩ−ランジスタが提案されて
いる。こうしたＭＩＳトランジスタではチャネル領域に
おける電界集中を抑制して、トランジスタの不安定性を
減少することができる０例えば第２図に示すように、半
導体基板１の主面上にゲート絶縁膜２を介してゲート電
極３をパターニングで形成した後、不純物を低濃度にイ
オン注入し、その後ゲート電極３の側部に酸化膜の異方
性エツチングによりサイドウオール４を形成し、次に高
濃度不純物をイオン注入することによってチャネル領域
７との間に低濃度ソース・ドレイン領域５を介した高濃
度ソース・ドレイン領域６を配置したＬＤＤ構造のＭ［
ＳＩ−ランジスタを形成できる。このＬＤＤ構造をとる
ことにより、低濃度に形成したソース・ドレイン領域５
の作用によって高濃度ソース・ドレイン領域６とゲート
電極３の間の電界を緩和し、ドレイン耐圧の向上を図り
、またチャネルをドレイン領域に接続してＭＩＳトラン
ジスタの動作を保証することになる。
しかしながらこの従来法では、ゲート電極３形成後に減
圧ＣＶＤによる酸化膜を用いたサイドウオールの形成が
必要となり、工程が長くなる上に、リアクティブ・イオ
ン・エツチング（ＲＩ Ｅ）法による微妙なエツチング
を用いねばならぬので、複雑で再現性に乏しくコスト・
アップになるなど、欠点が多かった。
圧ＣＶＤによる酸化膜を用いたサイドウオールの形成が
必要となり、工程が長くなる上に、リアクティブ・イオ
ン・エツチング（ＲＩ Ｅ）法による微妙なエツチング
を用いねばならぬので、複雑で再現性に乏しくコスト・
アップになるなど、欠点が多かった。
本発明の目的は、上記欠点を除き、サイドウオール形成
を行わなくても低濃度ソース・ドレイン領域と高濃度ソ
ース・ドレイン領域とをゲート電極部分にセルフアライ
メントで形成できるＭＩＳ型半導体装置の製造方法を提
供することにある。
を行わなくても低濃度ソース・ドレイン領域と高濃度ソ
ース・ドレイン領域とをゲート電極部分にセルフアライ
メントで形成できるＭＩＳ型半導体装置の製造方法を提
供することにある。
上記の目的を達成するために、本発明の方法は、耐酸化
性のゲート絶縁膜を被着した第一導電型の半導体基板一
面上に酸化性ゲート電極材料層と耐酸化性材料層とを順
次積層し、両層を所期のゲート電極寸法より大きい所定
の寸法にパターニングし、パターニングされた両層をマ
スクとしての不純物を導入して第二導電型の高濃度ソー
ス、ドレイン領域を形成し、次にゲート電極材料層のゲ
ート電極外側部を酸化したのち耐酸化性材料層およびゲ
ート電極材料層酸化部を除去し、さらに残ったゲート電
極をマスクとして不純物を導入して第二導電型の低濃度
ソース、ドレイン領域を形成するものとする。
性のゲート絶縁膜を被着した第一導電型の半導体基板一
面上に酸化性ゲート電極材料層と耐酸化性材料層とを順
次積層し、両層を所期のゲート電極寸法より大きい所定
の寸法にパターニングし、パターニングされた両層をマ
スクとしての不純物を導入して第二導電型の高濃度ソー
ス、ドレイン領域を形成し、次にゲート電極材料層のゲ
ート電極外側部を酸化したのち耐酸化性材料層およびゲ
ート電極材料層酸化部を除去し、さらに残ったゲート電
極をマスクとして不純物を導入して第二導電型の低濃度
ソース、ドレイン領域を形成するものとする。
耐酸化性材料層で覆われた酸化性ゲート電極材料層が高
濃度ソース、ドレイン領域のためのマスクとして働き、
ゲート電極材料層の酸化によって残されたゲート′ｒｌ
極がＬＤＤ構造の低濃度ソース。
濃度ソース、ドレイン領域のためのマスクとして働き、
ゲート電極材料層の酸化によって残されたゲート′ｒｌ
極がＬＤＤ構造の低濃度ソース。
ドレイン領域のためのマスクとして働く。
第１図＋ａｌ〜（ｅｌは本発明の一実施例の工程を示し
、第２図と共通の部分には同一の符号が付されている。
、第２図と共通の部分には同一の符号が付されている。
まずＰ型シリコン基板１の上にＣＶＤで窒化膜によりゲ
ート絶縁膜２を形成したのち、その上にゲート電極材料
としての多結晶シリコン層と窒化膜とを積層し、通常の
Ｍ’ｌＳ型半導体装置の製造工程のゲート電極３を形成
と同様の工程によりレジスト９で被覆してゲート電極材
料膜３１および耐酸化性被膜８のパターンを形成する。
ート絶縁膜２を形成したのち、その上にゲート電極材料
としての多結晶シリコン層と窒化膜とを積層し、通常の
Ｍ’ｌＳ型半導体装置の製造工程のゲート電極３を形成
と同様の工程によりレジスト９で被覆してゲート電極材
料膜３１および耐酸化性被膜８のパターンを形成する。
ただし両［３１，９の寸法は作成すべきゲート電極の寸
法より大きい （図ａ）０次に、レジスト９を除去した
後、Ａｓイオン１１の注入を５ Ｘ ＩＱ” 〜５ Ｘ
ＩＱＩＳｃｓ −”程度の高ドーズ量で行って高濃度
不純物を導入する （図ｂ）０次いで、酸化性雰囲気中
においてゲート電極材料膜３１を、耐酸化性破膜８に被
われていない部分、すなわち側面から熱酸化して酸化膜
３２とし、ゲート電極３を酸化しないままで残す（図ｃ
）ｅこの際窒化１１２も酸化されな、い、この後、まず
ゲートｍ縁１１１２をレジストで被覆して耐酸化性波１
１１Ｂを除去したのち酸化１１１３２を除去し、残され
たゲート電極３をマスクとしてＰ （りん）イオン１２
の注入を８ Ｘ １０” 〜２ Ｘ ’１０１３ｃｓ−
”程度の低ドーズ量で行って低濃度不純物を導入する
（図ｄ）、つづいて９００℃で３０分程度の短い熱処理
を行うと、第１図ｆａｔに示したように、低濃度ソース
。
法より大きい （図ａ）０次に、レジスト９を除去した
後、Ａｓイオン１１の注入を５ Ｘ ＩＱ” 〜５ Ｘ
ＩＱＩＳｃｓ −”程度の高ドーズ量で行って高濃度
不純物を導入する （図ｂ）０次いで、酸化性雰囲気中
においてゲート電極材料膜３１を、耐酸化性破膜８に被
われていない部分、すなわち側面から熱酸化して酸化膜
３２とし、ゲート電極３を酸化しないままで残す（図ｃ
）ｅこの際窒化１１２も酸化されな、い、この後、まず
ゲートｍ縁１１１２をレジストで被覆して耐酸化性波１
１１Ｂを除去したのち酸化１１１３２を除去し、残され
たゲート電極３をマスクとしてＰ （りん）イオン１２
の注入を８ Ｘ １０” 〜２ Ｘ ’１０１３ｃｓ−
”程度の低ドーズ量で行って低濃度不純物を導入する
（図ｄ）、つづいて９００℃で３０分程度の短い熱処理
を行うと、第１図ｆａｔに示したように、低濃度ソース
。
ドレイン領域５と高濃度ソース、ドレイン領域６が形成
できる。このような工程を用いることにより、従来より
も簡略化された工程で、しかも低濃度ソース、ドレイン
領域５と高濃度ソース、ドレイン領域６をゲート電極に
対しセルフアライメントで形成することができる。
できる。このような工程を用いることにより、従来より
も簡略化された工程で、しかも低濃度ソース、ドレイン
領域５と高濃度ソース、ドレイン領域６をゲート電極に
対しセルフアライメントで形成することができる。
本発明によれば、ゲート電極材料層の上に積層した耐酸
化性材料層をマスクとしてオフセントした位置で、高濃
度ソース、ドレイン領域を形成し、次いでゲー）ｉｌｌ
材料層の耐酸化性材料層で覆われない側部から酸化を進
めてゲート電極部分外側まで酸化し、そのゲート電極を
マスクとして低濃度ソース、ドレイン領域を形成するこ
とにより、従来のサイドウオール形成工程のない簡略化
された工程でＬＤＤ構造を形成でき、短チヤネル効果の
問題となる微細化されたトランジスタにおけるドレイン
側の電界の緩和を達成されたＭｒＳ型半導体装置を得る
ことができる。
化性材料層をマスクとしてオフセントした位置で、高濃
度ソース、ドレイン領域を形成し、次いでゲー）ｉｌｌ
材料層の耐酸化性材料層で覆われない側部から酸化を進
めてゲート電極部分外側まで酸化し、そのゲート電極を
マスクとして低濃度ソース、ドレイン領域を形成するこ
とにより、従来のサイドウオール形成工程のない簡略化
された工程でＬＤＤ構造を形成でき、短チヤネル効果の
問題となる微細化されたトランジスタにおけるドレイン
側の電界の緩和を達成されたＭｒＳ型半導体装置を得る
ことができる。
第１図ｔａ＋〜（８１は本発明の一実施例の製造工程を
順次示す断面図、第２図はＬＤＤ構造をもつＭＩＳ型半
導体装置の断面図である。 １：Ｐ型Ｓｔ基板、２：ゲート絶縁膜、３：ゲート電極
、５：Ｎ型低濃度ソース、ドレイン領域、６：Ｎ型高濃
度ソース、ドレイン領域、８：耐酸化性被咬、３１：ゲ
ート電極材料膜、３２：酸化膜。 ５ ′ 代α人ず←１°ｒト 山 口 巖１ 第１図
順次示す断面図、第２図はＬＤＤ構造をもつＭＩＳ型半
導体装置の断面図である。 １：Ｐ型Ｓｔ基板、２：ゲート絶縁膜、３：ゲート電極
、５：Ｎ型低濃度ソース、ドレイン領域、６：Ｎ型高濃
度ソース、ドレイン領域、８：耐酸化性被咬、３１：ゲ
ート電極材料膜、３２：酸化膜。 ５ ′ 代α人ず←１°ｒト 山 口 巖１ 第１図
Claims (1)
- １）耐酸化性のゲート絶縁膜を被着した第一導電型の半
導体基板一面上に酸化性ゲート電極材料層と耐酸化性材
料層とを順次積層し、両層を所期のゲート電極寸法より
大きい所定の寸法にパターニングし、パターニングされ
た両層をマスクとして不純物を導入して第二導電型の高
濃度ソース、ドレイン領域を形成し、次にゲート電極材
料層のゲート電極外側部を酸化したのち耐酸化性材料層
およびゲート電極材料層酸化部を除去し、さらに残った
ゲート電極をマスクとして不純物を導入して第二導電型
の低濃度ソース、ドレイン領域を形成することを特徴と
するＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27967487A JPH01122162A (ja) | 1987-11-05 | 1987-11-05 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27967487A JPH01122162A (ja) | 1987-11-05 | 1987-11-05 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122162A true JPH01122162A (ja) | 1989-05-15 |
Family
ID=17614285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27967487A Pending JPH01122162A (ja) | 1987-11-05 | 1987-11-05 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330336A (ja) * | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | Ｌｄｄ構造を備えた半導体装置の製造方法 |
| US5516164A (en) * | 1993-07-30 | 1996-05-14 | Ohi Seisakusho Co., Ltd. | Door lock device for a motor vehicle |
-
1987
- 1987-11-05 JP JP27967487A patent/JPH01122162A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330336A (ja) * | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | Ｌｄｄ構造を備えた半導体装置の製造方法 |
| US5516164A (en) * | 1993-07-30 | 1996-05-14 | Ohi Seisakusho Co., Ltd. | Door lock device for a motor vehicle |
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