JPH0330336A - Ｌｄｄ構造を備えた半導体装置の製造方法 - Google Patents
Ｌｄｄ構造を備えた半導体装置の製造方法Info
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- JPH0330336A JPH0330336A JP16499289A JP16499289A JPH0330336A JP H0330336 A JPH0330336 A JP H0330336A JP 16499289 A JP16499289 A JP 16499289A JP 16499289 A JP16499289 A JP 16499289A JP H0330336 A JPH0330336 A JP H0330336A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高濃度ドレイン−ソース領域とチャネル端部
の低濃度ドレイン−ソース領域とからなるＬＤＤ構造を
備えた半導体装置の製造方法に関する。
の低濃度ドレイン−ソース領域とからなるＬＤＤ構造を
備えた半導体装置の製造方法に関する。
絶縁ゲート電界効果型トランジスタの微細化に伴い、チ
ャネル長が１μｍ程度に達すると、ゲート電極下のドレ
イン−ソース近傍において、電界及び電流の集中が起こ
り、電子と半導体結晶格子との衝突によるキャリアの生
成、インパクトイオン化が生じ、ドレインリーク電流の
増大を措くという、ホットエレクトロンによるドレイン
耐圧の低下が問題となる。
ャネル長が１μｍ程度に達すると、ゲート電極下のドレ
イン−ソース近傍において、電界及び電流の集中が起こ
り、電子と半導体結晶格子との衝突によるキャリアの生
成、インパクトイオン化が生じ、ドレインリーク電流の
増大を措くという、ホットエレクトロンによるドレイン
耐圧の低下が問題となる。
このホットエレクトロンによる特性劣化を防止する目的
で、第２図に示すように、ドレイン−ソース領域が高濃
度ドレイン−ソース領１１６とチャネル端部の低濃度ド
レイン−ソース領域７とから構成されたＬ Ｄ Ｄ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ、 ｄｒａｉｎ−ｓｏｕｒｃ
ｅ）構造を備え、電界集中を暖和させる絶縁ゲート電界
効果型トランジスタが実現されている。このトランジス
タの製造方法は、半導体基板１上のゲート絶縁膜３を介
してゲート電極４を形成し、このゲート電極４をマスク
としてセルファラインで低濃度の第１のイオン注入を行
い、次に、減圧ＣＶＤ法によりＣＶＤ酸化膜を被着した
後リアクティブイオンエツチング（ＲＩ Ｅ）によりゲ
ート電極４の側壁部のみにＣＶＤ酸化膜をサイドウオー
ル部５として隣接させて残し、しかる後、このサイドウ
オール部５とゲート電極４をマスクとして高濃度の第２
のイオン注入を行い、高濃度のドレイン−ソース領域６
及び低濃度のドレイン−ソース領域７を形成するもので
ある。かかる方法により、ゲート電極４下のチャネル端
部には電界集中によるインパクトイオン化を防止する低
ａ度のドレイン−ソース領域７を備えたＬＤＤ構造が得
られる。
で、第２図に示すように、ドレイン−ソース領域が高濃
度ドレイン−ソース領１１６とチャネル端部の低濃度ド
レイン−ソース領域７とから構成されたＬ Ｄ Ｄ（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ、 ｄｒａｉｎ−ｓｏｕｒｃ
ｅ）構造を備え、電界集中を暖和させる絶縁ゲート電界
効果型トランジスタが実現されている。このトランジス
タの製造方法は、半導体基板１上のゲート絶縁膜３を介
してゲート電極４を形成し、このゲート電極４をマスク
としてセルファラインで低濃度の第１のイオン注入を行
い、次に、減圧ＣＶＤ法によりＣＶＤ酸化膜を被着した
後リアクティブイオンエツチング（ＲＩ Ｅ）によりゲ
ート電極４の側壁部のみにＣＶＤ酸化膜をサイドウオー
ル部５として隣接させて残し、しかる後、このサイドウ
オール部５とゲート電極４をマスクとして高濃度の第２
のイオン注入を行い、高濃度のドレイン−ソース領域６
及び低濃度のドレイン−ソース領域７を形成するもので
ある。かかる方法により、ゲート電極４下のチャネル端
部には電界集中によるインパクトイオン化を防止する低
ａ度のドレイン−ソース領域７を備えたＬＤＤ構造が得
られる。
なお、第２図示の２はフィールド酸化膜である。
〔発明が解決しようとする課題〕
しかしながら、上記の製造方法にあっては、ゲート電極
４の側ｌｉｌ！ａｔ＜にサイドウオール５を密着させる
ために、ＣＶＤ酸化膜の全面被着工程とＲＩＥによるエ
ツチング工程を伴うが、ＣＶＤ酸化膜の被着工程による
と、ゲート電極４の側壁部にＣＶＤ酸化膜が密着しに＜
＜、劣化し易い。またＲＩＥによるエツチング工程によ
れば、エツチングレートが異常に速くなるなど定定した
サイドウオール５の形成が困難である。いずれの工程も
制御性に難点があり、サイドウオール５の形成の再現性
が悪く、歩留り低下の原因となっていた。
４の側ｌｉｌ！ａｔ＜にサイドウオール５を密着させる
ために、ＣＶＤ酸化膜の全面被着工程とＲＩＥによるエ
ツチング工程を伴うが、ＣＶＤ酸化膜の被着工程による
と、ゲート電極４の側壁部にＣＶＤ酸化膜が密着しに＜
＜、劣化し易い。またＲＩＥによるエツチング工程によ
れば、エツチングレートが異常に速くなるなど定定した
サイドウオール５の形成が困難である。いずれの工程も
制御性に難点があり、サイドウオール５の形成の再現性
が悪く、歩留り低下の原因となっていた。
そこで、本発明の課題は、ゲート電極の側壁部にサイド
ウオールを密着させるのではなく、ゲート電極の側壁部
を酸化させてゲート電極幅を後退させることにより、Ｃ
ＶＤ酸化膜被着工程及びリアクティブイオンエツチング
（ＲＩ Ｅ）工程を排除し、再現性の良く歩留りの高い
ＬＤＤ構造を備えた半導体装置の製造方法を提供するこ
とにある。
ウオールを密着させるのではなく、ゲート電極の側壁部
を酸化させてゲート電極幅を後退させることにより、Ｃ
ＶＤ酸化膜被着工程及びリアクティブイオンエツチング
（ＲＩ Ｅ）工程を排除し、再現性の良く歩留りの高い
ＬＤＤ構造を備えた半導体装置の製造方法を提供するこ
とにある。
上記課題を解決するために、本発明の講じた手段は、ま
ず、半導体基板上の絶縁膜を介してゲート電極を形成し
、そのゲート電極上に非酸化性被覆層を形成した後、そ
の非酸化性被覆層及びゲート電極をマスクとしてセルフ
ァラインで第１のイオン注入により高濃度ドレイン−ソ
ース領域を形成しておく。次いで、ゲート電極のうち上
記非酸化性被覆層に被われない側壁部を酸化した後、該
非酸化性被覆層及び酸化された上記側壁部を除去し、し
かる後、残された上記ゲート電極をマスクとしてセルフ
ァラインで第２のイオン注入に、より低濃度ドレイン−
ソース領域を形成するものである。
ず、半導体基板上の絶縁膜を介してゲート電極を形成し
、そのゲート電極上に非酸化性被覆層を形成した後、そ
の非酸化性被覆層及びゲート電極をマスクとしてセルフ
ァラインで第１のイオン注入により高濃度ドレイン−ソ
ース領域を形成しておく。次いで、ゲート電極のうち上
記非酸化性被覆層に被われない側壁部を酸化した後、該
非酸化性被覆層及び酸化された上記側壁部を除去し、し
かる後、残された上記ゲート電極をマスクとしてセルフ
ァラインで第２のイオン注入に、より低濃度ドレイン−
ソース領域を形成するものである。
かかる方法によれば、ゲートチャネル端の低濃度ドレイ
ン−ソース領域の幅をゲート電極側端部の酸化膜の幅で
制御することができるため、従来のＲＩＥでＣＶＤ膜か
らサイドウオールを形成する場合に比して、簡単かつ高
精度にＬＤＤ構造を逼ることができる。また最終的には
ＣＶＤ膜のサイドウオールが残らない構造が得られるた
め、ゲートチャネル端のＣＶＤ膜ストレスによるリーク
電流の発生といった危険性もなくなる。
ン−ソース領域の幅をゲート電極側端部の酸化膜の幅で
制御することができるため、従来のＲＩＥでＣＶＤ膜か
らサイドウオールを形成する場合に比して、簡単かつ高
精度にＬＤＤ構造を逼ることができる。また最終的には
ＣＶＤ膜のサイドウオールが残らない構造が得られるた
め、ゲートチャネル端のＣＶＤ膜ストレスによるリーク
電流の発生といった危険性もなくなる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図（ａ）乃至（ｅ）は、本発明の一実施例における
各プロセスを説明するための半導体置市の縦断面図であ
る。
各プロセスを説明するための半導体置市の縦断面図であ
る。
まず、従来技術と同様のプロセスにより、第１図（ａ）
に示す如く、半導体基板１上に選択的に酸化膜を成長さ
せ、素子領域とフィールド酸化［２領域とに分け、次に
、例えば９００℃ドライ酸素雰囲気で厚さ２５０人程０
のゲート絶Ｉｉ膜３を成長させる。次に、減圧ＣＶＤ法
により厚さ４５００人程度０ポリシリコン層を全面被着
し、ＰＯ（Ｊ、蒸気を導入した拡散炉内でボリンリコン
層全面に不純物をドーピングして良導電性にする。そし
て、非酸化性物質としてのンリコン窒化膜を減圧ＣＶ
Ｄ ？、＆により全面に被着し、フォトリングラフィ技
術を用いて選択的にゲート電極１３及び非酸化性被覆層
１４を素子領域上に形成する。
に示す如く、半導体基板１上に選択的に酸化膜を成長さ
せ、素子領域とフィールド酸化［２領域とに分け、次に
、例えば９００℃ドライ酸素雰囲気で厚さ２５０人程０
のゲート絶Ｉｉ膜３を成長させる。次に、減圧ＣＶＤ法
により厚さ４５００人程度０ポリシリコン層を全面被着
し、ＰＯ（Ｊ、蒸気を導入した拡散炉内でボリンリコン
層全面に不純物をドーピングして良導電性にする。そし
て、非酸化性物質としてのンリコン窒化膜を減圧ＣＶ
Ｄ ？、＆により全面に被着し、フォトリングラフィ技
術を用いて選択的にゲート電極１３及び非酸化性被覆層
１４を素子領域上に形成する。
次に、第１図（ｂ）に示すように、非酸化性被覆層１４
及びゲート電極１３をマスクとして、第１のイオン注入
として＾Ｓイオンを５ ｘｌＱ１Ｓ／ｃｍ２程度セルフ
ァラインで導入し、高濃度ドレイン−ソース領域１６を
形成する。
及びゲート電極１３をマスクとして、第１のイオン注入
として＾Ｓイオンを５ ｘｌＱ１Ｓ／ｃｍ２程度セルフ
ァラインで導入し、高濃度ドレイン−ソース領域１６を
形成する。
次に、約１０００℃のドライ酸素雰囲気にて酸化処理す
ることにより、第１図（Ｃ）に示す如く、ゲート電極の
側壁部分を酸化して側壁酸化膜１３ｂを形成する。これ
により、ゲート電極の幅は側壁酸化膜１３ｂの分だけ後
退し、非酸化領域としてのゲート電極１３ａが実質的な
ゲートとして機能する。この側壁酸化膜１３ｂの幅はチ
ャネル端部を高濃度ドレイン−ソース領域１６からずら
す長さに対応している。
ることにより、第１図（Ｃ）に示す如く、ゲート電極の
側壁部分を酸化して側壁酸化膜１３ｂを形成する。これ
により、ゲート電極の幅は側壁酸化膜１３ｂの分だけ後
退し、非酸化領域としてのゲート電極１３ａが実質的な
ゲートとして機能する。この側壁酸化膜１３ｂの幅はチ
ャネル端部を高濃度ドレイン−ソース領域１６からずら
す長さに対応している。
次に、第１図（ｄ）に示す如＜ 、（ＣＦ４ ＋０２）
ガスによるプラズマエツチング法により、非酸化性
被覆膜１４を除去した後、希フッ酸溶液又はフッ酸バッ
ファ液、フッ酸蒸気エツチングなどの技術により、側壁
部酸化膜１３ｂを除去する。この際、留意すべき点は、
ゲート電極１３ａ下のゲート絶縁膜３までオーバエツチ
ングしないことである。
ガスによるプラズマエツチング法により、非酸化性
被覆膜１４を除去した後、希フッ酸溶液又はフッ酸バッ
ファ液、フッ酸蒸気エツチングなどの技術により、側壁
部酸化膜１３ｂを除去する。この際、留意すべき点は、
ゲート電極１３ａ下のゲート絶縁膜３までオーバエツチ
ングしないことである。
次に、露出したゲート電極１３ａをマスクとしてＰ゛イ
オン１０１３〜ＩＱ＋４７Ｃ，，２程度セルファライン
で導入し、第１図（ｅ）に示す如く、チャネル端部に低
濃度ドレイン−ソース領域１７を形成する。低濃度ドレ
イン−ソース領域１７はゲート電極１３ａ直下のチャネ
ル端部と高濃度ドレイン−ソース領域１６の端部との間
に形成される。
オン１０１３〜ＩＱ＋４７Ｃ，，２程度セルファライン
で導入し、第１図（ｅ）に示す如く、チャネル端部に低
濃度ドレイン−ソース領域１７を形成する。低濃度ドレ
イン−ソース領域１７はゲート電極１３ａ直下のチャネ
ル端部と高濃度ドレイン−ソース領域１６の端部との間
に形成される。
このような製造方法によれば、従来方法の如く、ＣＶＤ
酸化膜をＲ１−Ｅによる異方性エツチングでサイドウオ
ールを形成するものでなく、第１のイオン注入後ゲート
電極ｌ′３の側壁部を熱酸化させた後こ＝れを除去し、
第２のイオン注入を行うものであるか゛ら、微細なＬＤ
Ｄ構造を再現性良く実現することができる。低濃度ドレ
イン−ソース領域１６の幅は側壁部酸化膜１３ｂの幅で
一意的に決定され、この幅はゲート電極の酸化工程の制
御のみに古布されるだけであるから、簡単かつ高精度に
ＬＤＤ構造を得ることができ、歩留りの向上が図れる。
酸化膜をＲ１−Ｅによる異方性エツチングでサイドウオ
ールを形成するものでなく、第１のイオン注入後ゲート
電極ｌ′３の側壁部を熱酸化させた後こ＝れを除去し、
第２のイオン注入を行うものであるか゛ら、微細なＬＤ
Ｄ構造を再現性良く実現することができる。低濃度ドレ
イン−ソース領域１６の幅は側壁部酸化膜１３ｂの幅で
一意的に決定され、この幅はゲート電極の酸化工程の制
御のみに古布されるだけであるから、簡単かつ高精度に
ＬＤＤ構造を得ることができ、歩留りの向上が図れる。
更に、ＬＤＤ構造の作成後は従来方法のようなサイドウ
オール部の残存という問題もなく、応力集中によるゲー
） ＩＪ−り電流の発生も防止できる。
オール部の残存という問題もなく、応力集中によるゲー
） ＩＪ−り電流の発生も防止できる。
以上説明したように、本発明に係るＬＤＤ構造を備えた
半導体装置の製造方法は、ゲート電極上に非酸化性被覆
層を被着させた後節１のイオン注入を行い、次いでゲー
ト電極の側壁部を酸化させた後これを除去し、しかる後
節２のイオン注入を行う点に特徴を有するものであるか
ら、次の効果を奏する。
半導体装置の製造方法は、ゲート電極上に非酸化性被覆
層を被着させた後節１のイオン注入を行い、次いでゲー
ト電極の側壁部を酸化させた後これを除去し、しかる後
節２のイオン注入を行う点に特徴を有するものであるか
ら、次の効果を奏する。
■ＣＶＤ膜の異方性エツチングにより、クリティカルな
プロセス技術でサイドウオールを形成する必要がなく、
ゲート電極の横方向酸化によって側壁部酸化膜を低濃度
ドレイン−ソース領域の幅寸法設定用に予め形成してか
ら、これを精度良く除去した後、第２のイオン注入を行
い低濃度ドレイン−ソース領域を形成するものであるか
ら、再現性の良い定定したプロセスを用いて低濃度ドレ
イン−ソース領域を得ることができ、微細なＬＤＤ構造
を再現性良く実現でき、歩留りの向上が図れる。
プロセス技術でサイドウオールを形成する必要がなく、
ゲート電極の横方向酸化によって側壁部酸化膜を低濃度
ドレイン−ソース領域の幅寸法設定用に予め形成してか
ら、これを精度良く除去した後、第２のイオン注入を行
い低濃度ドレイン−ソース領域を形成するものであるか
ら、再現性の良い定定したプロセスを用いて低濃度ドレ
イン−ソース領域を得ることができ、微細なＬＤＤ構造
を再現性良く実現でき、歩留りの向上が図れる。
■また、従来方法によれば、ＬＤＤ構造の作成後サイド
ウオールが残存してしまい、応力集中によるゲートリー
ク電流の発生が伴うが、本発明によれば側壁部酸化膜の
除去後に第２のイオン注入を行うものであるから、側壁
部酸化膜の残存がなく、ゲートリーク電流の発生を防止
できる。
ウオールが残存してしまい、応力集中によるゲートリー
ク電流の発生が伴うが、本発明によれば側壁部酸化膜の
除去後に第２のイオン注入を行うものであるから、側壁
部酸化膜の残存がなく、ゲートリーク電流の発生を防止
できる。
第１図（ａ）乃至（ｅ）は、本発明の一実施例における
各プロセスを説明するための半導体構造の縦断面図であ
る。 第２図は、従来のＬＤＤ構造を備えた絶縁ゲート電界効
果型トランジスタの構造を示す縦断面図である。 １ 半導体基板、２ フィールド酸化膜、３ゲート絶縁
膜、１３ ゲート電極、１３ａ 非酸化領域のゲー
ト電極、１３ｂ 側壁部酸化膜、１４ 非酸化性被
覆層、１６ 高濃度ドレイン−ソース領域、第 １ Σ 第 図 第 区
各プロセスを説明するための半導体構造の縦断面図であ
る。 第２図は、従来のＬＤＤ構造を備えた絶縁ゲート電界効
果型トランジスタの構造を示す縦断面図である。 １ 半導体基板、２ フィールド酸化膜、３ゲート絶縁
膜、１３ ゲート電極、１３ａ 非酸化領域のゲー
ト電極、１３ｂ 側壁部酸化膜、１４ 非酸化性被
覆層、１６ 高濃度ドレイン−ソース領域、第 １ Σ 第 図 第 区
Claims (1)
- １）高濃度ドレイン−ソース領域とチャネル端部の低濃
度ドレイン−ソース領域とからなるＬＤＤ構造を備えた
半導体装置の製造方法において、半導体基板上の絶縁膜
を介してゲート電極を形成し、そのゲート電極上に非酸
化性被覆層を形成した後、その非酸化性被覆層及び該ゲ
ート電極をマスクとしてセルフアラインで第１のイオン
注入により高濃度ドレイン−ソース領域を形成し、次い
で該ゲート電極のうち該非酸化性被覆層に被われない側
壁部を酸化した後、該非酸化性被覆層及び酸化された該
側壁部を除去し、しかる後、残された該ゲート電極をマ
スクとしてセルフアラインで第２のイオン注入により低
濃度ドレイン−ソース領域を形成することを特徴とする
ＬＤＤ構造を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16499289A JPH0330336A (ja) | 1989-06-27 | 1989-06-27 | Ｌｄｄ構造を備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16499289A JPH0330336A (ja) | 1989-06-27 | 1989-06-27 | Ｌｄｄ構造を備えた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330336A true JPH0330336A (ja) | 1991-02-08 |
Family
ID=15803783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16499289A Pending JPH0330336A (ja) | 1989-06-27 | 1989-06-27 | Ｌｄｄ構造を備えた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864818A (ja) * | 1994-02-01 | 1996-03-08 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| KR20010114197A (ko) * | 2001-12-04 | 2001-12-29 | 공병석 | 안경에 선글라스의 착탈구조 |
| JP2007520879A (ja) * | 2004-01-14 | 2007-07-26 | 東京エレクトロン株式会社 | ゲート電極をトリミングする方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295463A (ja) * | 1986-06-16 | 1987-12-22 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH01122162A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
-
1989
- 1989-06-27 JP JP16499289A patent/JPH0330336A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295463A (ja) * | 1986-06-16 | 1987-12-22 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH01122162A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864818A (ja) * | 1994-02-01 | 1996-03-08 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| KR20010114197A (ko) * | 2001-12-04 | 2001-12-29 | 공병석 | 안경에 선글라스의 착탈구조 |
| JP2007520879A (ja) * | 2004-01-14 | 2007-07-26 | 東京エレクトロン株式会社 | ゲート電極をトリミングする方法 |
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