JPH011233A - 半導体デバイスの製造方法およびその方法に用いるマスク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイス製造において、半導体基板の主
面に溝、特に深くかつ溝幅が狭い深溝（トレンチ）を形
成する技術、たとえば、溝素子分離やトレンチキャパシ
タの製造技術に適用して在勤な技術に関する。

〔従来の技術〕

集積回路における各素子を電気的に分離する技術（アイ
ソレーション技術）として、ｐｎ接合による全面ｐｎｎ
接合分離技術側側壁絶縁物分離技術全面絶縁物分離技術
が知られている。また、前記側壁絶縁物分離技術におい
ては、Ｌ、０ＣＯ３（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏ
ｎ　　ｏｆ　　５ｉ−１ｉｃｏｎ）、ｌ５ｏｐｌａｎａ
ｒと呼称される選択酸化法や■−溝、　Ｕ−１ｓｏ　（
Ｕ−ｇｒ　−ｏｏｖｅ　　ｌ５ｏｌａｔｉｏｎ）と呼称
されている溝埋め込み法（トレンチアイソレーション）
がある。

前記溝埋め込み法については、たとえば、サイエンス・
フォーラム社発行「超ＬＳＩデバイスハンドブックＪ　
１９Ｂ３年、Ｐ１３９〜Ｐ１４３に記載されている。

〔発明が解決しようとする問題点〕

集積回路（ＩＣ）等を組み込んだＩＣ，チップは、−枚
の半導体基板（ウェハ）に縦横にそれぞれ単位集積回路
素子を製造した後、このウェハを縦横に分断することに
よって製造される。このため、−枚のウェハにより多く
の単位集積回路素子を形成することが、ＩＣＣランプス
トの低減に繋がる。

単位集積回路素子をより小型にする手段としては、単位
集積回路素子における各素子をより一層小型化すること
も重要であるが、各素子間を電気的に分離する際の分／
ｉｉ領域（アイソレーション領域）の幅の短縮化も重要
である。

前記アイソレーション領域幅を短くする技術として、前
述のように、■＝溝、Ｕ−１ｓｏと呼称されている溝埋
め込み法が開発されている。

この講埋め込み法によれば、溝の幅は、たとえば、２μ
ｍ程度にすることができる。また、溝の深さは、溝幅に
関係なく所望の深さにすることができ、たとえば、５μ
ｍと深くすることもできる。

これらのことから、この溝はトレンチ（深溝）とも呼称
されている。

ところで、このようなトレンチアイソレーションの５！
造において、以下に記すように、素子の角部で充分なア
イソレーション耐圧が得られない現象が発生するという
ことが本発明者によってあきらかにされた。

すなわち、第１１図は、従来のアイソレーション用マス
ク１の概要を示す平面回である。この図において、ハツ
チングを施した領域が光を透過しない透光領域２であり
、他の帯状の空白領域が光を透過する透光領域（帯状透
光部）３である。トレンチアイソレーションは、通常矩
形枠状に設けられ、この矩形枠内のアイランド（ウェル
）に素子、たとえば、トランジスタ等が形成される。し
たがって、前記マスク１における帯状透光部３は矩形枠
パターン４が基本となる。

ところで、このようなマスク１を用いて半導体基板（ウ
ェハ）の主面にトレンチ（溝：深溝）を形成した場合、
第１２図に示されるように、ウェハ５の工面に矩形状に
配設されたトレンチ６の角部７にあっては、角部内側部
分はトレンチ６の幅を挟めるように突出して突出部８を
形成し、角部外側は９０度に折れ曲がることなく、トレ
ンチ６の幅を挟めるように円弧を描き丸み部９を形成し
てしまい、この角部７の溝幅ａは、直線的に延在するト
レンチ部分の溝幅すに比較して狭くなってしまう現象が
発生する。これは、微細パターンを形成する等の理由か
ら、レジストの露光にあっては、露光時間が最低時間と
なる、いわゆるアンダー露光で行われることによるもの
である。このため、前述のように、矩形枠状に感光され
る感光パターンにおいて、角部７で感光不良を起こし、
第１Ｏ図に示されるように、角部内側部分が尖り、角部
外側部分が円弧状となってしまう。

トレンチ６は、たとえば、第１３図に示されるように、
ウェハ５の主面に設けられる。ウニ／＼５は、たとえば
、ｐ形シリコンからなる半導体基板１０と、この半導体
基板１０の主面にそれぞれ形成されたｎ＋形の埋込層１
１およびこの埋込層１１上に設けられたｎ形層１２とか
らなっている。

また、トレンチ６の形成に際しては、ウエノＸ５の主面
には！！！縁膜が設けられる。この絶縁膜は、たとえば
、同図では、ウェハ５の主面に載るＳｉＯ２膜１３と、
この５ｉＯｚ膜１３上に代るＳｉ３Ｎ４膜１４とからな
っている。

このようなトレンチ６において、トレンチ幅Ｗが小さい
と、ｎ＋形の埋込層１１の間隔が狭くなり、寄生ｐｎｐ
　ｈランジスタが動作し易くなる。

また、トレンチ６の埋込層１１の下縁からの深さｄが小
さいと、アイソレーション耐圧が劣化し、デバイスの高
速動作あるいは低速動作時不良を引き起こしてしまう。

さらにレジストの感光幅が狭いことに起因するエンチン
グ不足ムこよって溝底が尖った形状となるような場合、
トレンチ側面に図示しない絶縁膜を形成する際結晶欠陥
を起こし易くなる。

本発明の目的は、屈曲パターン部分でも所望溝幅を形成
することができる溝形成技術を提供することにある。

本発明の他の目的は、アイソレージタン耐圧の高い半導
体デバイス製造技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりであすなわち、本発
明にあっては、透光領域が矩形枠状、パターンを基本と
するマスクを使用して、ウェハ主面のレジストをアンダ
ー露光し、その後、露光によるレジストの感光部分を除
去した後、残留するレジストをマスクとしてトレンチを
形成するに際して、マスクの矩形枠状の帯状屈曲透光部
において、屈曲部の角部内側に補助透光領域が設けられ
ている。

〔作用〕

上記した手段によれば、本発明によれば、半導体デバイ
スの製造におけるＵ−１ｓｏの形成にあって、アンダー
露光によってウェハ主面に矩形枠状にレジストを感光さ
せた場合、マスクの矩形枠状の帯状屈曲透光部には補助
透光領域が設けられていることから、アンダー露光によ
ってもレジストの矩形枠状に感光された感光部は、その
角部でもアンダー露光による感光目減り分が補填される
ように感光されるため、所望幅を有して感光が行えるこ
ととなり、所望のアイソレーション耐圧を有する溝（ト
レンチ）を形成することができる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例によるマスクの模式的平面図
、第２図は同じくレジストの感光パターンを示すウェハ
の平面図、第３図は実際に使用されるヤスクパターンに
近似したマスクの模式的平面図、第４図〜第９図は同じ
くトレンチの形成工程を示す断面図であって、第４図は
現像されたレジスト部分を示すウェハの断面図、第５図
は！１！縁１膜が部分エツチングされた状態を示すウェ
ハの断面図、第６図はトレンチが設けられた状態のウェ
ハの断面図、第７図はトレンチに絶縁膜が埋め込まれて
形成されたＵ−Ｔｓｏ部分の断面図、第８図、第９図は
トレンチに多結晶シリコン（ＰｏｌｙＳｉ）を埋め込む
工程を示した断面図、第１０図は溝Ｕ−１ｓｏによって
アイソレートされたウェルに設けられたトランジスタを
示す断面図であス この実施例では、シリコン半導体基板の主面ムこＵ　−
１ｓ　ｏによってウェルを形成し、このウェル内にトラ
ンジスタを形成する例について説明Ｖる。

Ｕ−１ｓｏとしては幅１．９１ｔｍ、深さ５μｍのもの
が形成される。この場合、マスクの帯状透光部の幅は０
．９μｍとなる。

最初にウェハ５が用意される。このウェハ５は第４図に
示されるように、たとえば、ｐ形シリコンからなる半導
体基板１０と、この半導体基板１０の主面にそれぞれ形
成されたｎ十形の埋込層ＩＩおよびこの埋込層１１上に
設けられたｎ形層１２とからなっている。また、Ｕ−１
ｓｏの形成に先立って、第６図に示されるように、トレ
ンチ６が形成される。このトレンチ６を形成するために
、第４図に示されるように、前記ウェハ５の主面全域に
は絶ｌ！膜およびレジスト１５が設けられる。

この絶縁膜は、ウェハ５の主面に載るＯ０１μｍ程度の
厚さのＳｉ○２Ｈ２１３およびこのＳｉ○２膜１３上に
載る０、５μｍ程変Ｏ７さのＳ＋ｔＮ、膜Ｉ４ならびに
このＳｉ：＋Ｎｎ１ｌ々１４上ζこ載る１．６μｍ程度
の厚さのＰＳＣ；　（リン・ソリケートガラス）膜１６
とからなっている。

このようなウェハ５は、縮小投影露光装置、たとえば、
５対１ステツパーで露光されかつ、現像処理されて、第
４図に示されるような溝１７が形成される。この場合、
使用されるマスクｌは、第１図に示されるようなパター
ンを有している。同図において、ハンチングで示される
領域が遮光領域２であり、空白領域が透光領域（帯状透
光部）３である。同図に示される帯状透光部３は、ウェ
ルを形成するための基本的パターンであり、矩形枠パタ
ーン４を構成している。したがって、この帯状透光部３
には、四個所に帯状屈曲透光部１８を有している。

この実施例のマスクｌは、第１１図に示されるような従
来のマスク１と以下の点で異なる。この実施例のマスク
１は、矩形枠パターン４の角部、すなわち、帯状屈曲透
光部１８において、角部内側に三角形状の補助透光領域
１９を存している。

すなわち、帯状透光部３によって取り囲まれる矩形状の
ウェル用遮光領域２ａの４隅の角部は、４５度に面を取
られたように欠け、この三角形状の欠は部分が、°前記
補助透光領域１９を構成するようになっている。

これは、一般に微細パターン形成のためには、露光は露
光量が最小となる、いわゆるアンダー露光によってレジ
ストの感光がなされる。したがって、このアンダー露光
では、矩形枠パターン４の角部にあっては、第９図に示
されるように、従来のような一定幅の帯状透光部３を直
交するように延在させた屈曲パターンでは、露光量が少
な目となるため、帯状屈曲透光部１８では、前記第１２
図に示すような感光不充分現象が生じる。

そこで、この実施例では、この怒光不充分量を埋め合わ
せるように、矩形枠パターン４の角部に補助透光領域１
９を設けていることから、第２図に示されるように、レ
ジスト１５の矩形枠パターンの屈曲部分も充分な幅に亘
って感光される。この結果、レジスト１５は矩形枠状に
抜かれ、矩形枠の角部は一定幅すの溝を直角に屈曲させ
た形状となる。そして、後述するトレンチ６は、このフ
ァインな矩形枠状の感光パターン２０と一致するように
形成される。なお、感光パターン２０は第２図において
ハツチングで示されている。

つぎに、前記レジスト１５をマスクとして、ＰＳＧ膜１
６がエツチングされる。この場合もエツチングはレジス
ト１５の抜きパターン通りに正確にエツチングされ、フ
ァインパターンとなる。その後、前記レジス）１５が除
去されかつ第５図に示されるように、それぞれエッチャ
ントを代えてＳｉ、Ｎ、膜１４および５ｉＯｚ膜１３が
エンチング除去される。このＳ　！　３　Ｎ４膜１４お
よびＳＩＯ□膜１３膜部３レジスト１５の抜きパターン
通りに正確にエツチングされ、ファインパターンとなる
。

つぎに、第６図に示されるように、異方性ドライエツチ
ングを行い、ｎ形層１２および埋込層１１を連続的にエ
ツチングし、半導体基板ｌＯの表層部にまで到達する深
溝（トレンチ）６を形成する。このトレンチ６は、溝幅
が１．２μｍ、深さが５μｍとなっている。また、この
エツチングにおいて、レジスト１５によって構成される
矩形枠パターンは、前述のようにファインパターンとな
っていることから、トレンチ６の角部７も形を損なうこ
となくエツチングされるため、角部７の溝幅は、第６図
に示されるように、直線的に延在するトレンチ６の溝幅
すよりも狭くならない。また、トレンチ６の溝底もエツ
チング除去なくエンチングされる。この結果、埋込層１
１からｌ・レンチ６の底までの深さｄおよび溝幅Ｗは、
それぞれ所望寸法となり、所望のアイソレーション耐圧
が得られることとなる。

つぎに、第７図に示すように、前記ｎ形層１２上のＰＳ
Ｇ膜１６を除去した後、トレンチ６の内壁を酸化して、
絶縁膜、たとえば、ＳｉＯ□膜２１膜形１する。つぎに
、Ｓ　ｉｒ　Ｎ４ＨＪＩ　４を除去した後、第８図に示
すように、ポリシリコン膜２３を、たとえば、ＣＶＤ法
により被着させてトレンチ６を埋める。その後、余分な
ポリシリコン膜２３をエツチング除去して、第９図に示
すように、Ｕ−１ｓｏ２４を形成する。このエツチング
は平坦化処理で、この処理によってＵ−１ｓｏ２４で取
り囲まれたウェル（機能素子部）２５とＵ−Ｉｓｏ２４
を同じ高さにし、ウェハ５の主面の平坦化を図る。その
後、絶縁膜１３をエツチング除去し、その後、さらにＵ
溝上部に絶縁膜２２を形成し、Ｕ溝アイソレーションが
完成する。

その後、このウェハ５を用いて常用の手１＠によって機
能素子、たとえば、第１０図に示されるように、ウェル
２５にエミフタ（Ｅ）、ベース（Ｂ）、コレクタ（Ｃ）
からなるトランジスタを形成する。トランジスタは、前
記ｎ形層１２の一部の表層部に設けられたｐ形のベース
領域２６と、このベース領域２６の一部の表層部に設け
られたｎ形のエミッタ電極２７とを有している。また、
前記ベース領域２６上にはベース電極２８が設けられ、
かつエミッタ領域２７上にはエミッタ電極２９が設けら
れている。また、前記ｎ形層１２には、下層の埋込層１
１に到達するｎ＋形領領域３０設けられるとともに、こ
のｎ４−影領域３０上にはコレクタ電極３１が設けられ
ている。なお、３２は絶縁膜である。

このように、ウェハ５のウェル２５には機能素子が形成
される。なお、Ｕ−Ｉｓｏ２４はウェハ５の主面に隣り
合って密に設けられる。このため、Ｕ−１ｓｏ２４を形
成するためのトレンチ形成用には、第３図に示されるよ
うなマスクＩが用いられる。同図は、３つのウェルを形
成するために枠状の帯状透光部３が３＆［ｌ設けられた
模式的図である。この場合、隣り合う矩形枠パターン４
は、矩形枠パターン４の一辺を共用する構造となる。各
矩形枠パターン４の角部、すなわち、帯状屈曲透光部１
８にあっては、それぞれ補助透光領域１９が設けられ、
トレンチ６の角部がファインに形成されるようになって
いる。なお、補助透光領域１９を設けない場合、第１２
回に示されるようなトレンチ６の角部の溝幅が狭くなる
現象は、複数の矩形枠パターン４の各帯状屈曲透光部１
８が突き合わせ状態となる部分程発生し難くなる。した
がって、場合によっては、帯状透光部３が十字路状にあ
るいはＴ字路状に延在する部分では、前記帯状屈曲透光
部１８部分に補助透光領域１９を設けなくともよい場合
もある。これは、所望のアイソレーション耐圧の程度に
よって選択決定すればよい。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明のトレンチ形成用のマスクにあっては、矩
形枠状にレジストを感光させるに際して、マスクの帯状
屈曲透光部に、アンダー露光によって生しる感光の目凍
り分に見合うような三角形状の補助透光領域が設けられ
ているため、レジストの直角に屈曲する帯状パターンが
所望の寸法通りに感光されることになる。この結果、ウ
ェハ主面に矩形枠パターン状に設けられるトレンチも適
性なエツチングによって形成されることから、屈曲部角
部で溝幅が部分的に狭くなったり、溝底が尖るようなこ
ともなくなるという効果が得られる。

（２）上記（１）により、本発明によれば、トレンチの
溝幅、深さが適性に形成できるため、再現性良く高いア
イソレーション耐圧を有するトレンチを形成することが
できるという効果が得ら丸る。

（３）上記（２）により、本発明によれば、前記トレン
チの製造マージンが向上するという効果が得られる。

（４）上記（２）により、本発明によれば、前記トレン
チに絶縁膜を被着したり、あるいは絶縁膜等を埋め込む
ことによって、アイソレーション耐圧の高いＵ−１ｓｏ
を形成することができるという効果が得られる。

（５）上記（２）により、本発明によれば、１１ゴ記ト
レンチの溝底は局部的に尖ったりしないことから、絶縁
膜を被着させる熱処理時、半導体結晶に転位等の結晶欠
陥が発生しなくなり、品質の優れた信頬度の高いＵ−１
ｓｏが形成できるという効果が得られる。

（６）上記（１）〜（５）により、本発明によれば、ア
イソレーション耐圧が高くかつアイソレーション幅の狭
いＵ　−Ｉ　ｓ　ｏを詩歩留りで形成できることから、
高密度高集積度な半導体デバイスを安価に提供すること
ができるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＵ溝アイソレーショ
ン技術に適用した場合について説明したが、本発明はそ
れに限定されるものではない。たとえば、トレンチの壁
面に絶縁膜を被着させ、かつ溝内に電極である多結晶シ
リコンを埋め込んで形成するトレンチキャパンク技術に
も適用できる。また、ｎ形つヱルとｐ形つェルとの間に
Ｕ−［ｓｏを設けるラッチアップ対策技術にも適用でき
る。

少なくとも、本発明はトレンチ形成技術には適用できる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明によれば、半導体デバイスの製造におけるＵ　−
［ｓ　ｏの形成にあって、アンダー露光によってウェハ
主面に矩形枠状にレジストを感光させた場合、マスクの
矩形枠状の帯状屈曲透光部には補助透光領域が設けられ
ていることから、アンダー露光によってもレジストの矩
形枠状に感光された感光部は、その角部でもアンダー露
光による感光目減り分が補填されるように感光されるた
め、所望幅を有して感光が行えることとなり、所望のア
イソレーション耐圧を有する溝（トレンチ）を形成する
ことができる。したがって、アイソレーション耐圧の優
れた半導体デバイスを製造することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマスクの模式第２図は
同じくレジストの感光パターンを示すウェハの平面図、 第３図は実際に使用されるマスクパターンに近似したマ
スクの模式的平面図、 第４図は同じくトレンチの形成工程における現像された
レジスト部分を示すウェハの断面図、第５図は同じく絶
縁膜が部分エツチングされた状態を示すウェハの断面図
、 第６図は同しくトレンチが設けられた状態のウェハの断
面図、 第７図〜第９図はトレンチに絶縁膜が埋め込まれて形成
されるＵ−１ｓｏの製法を示す断面図、第１０図は同し
く溝Ｕ−１ｓｏによってアイソレートされたウェルに設
けられたトランジスタを示す断面図、 第１１は従来のマスクを示す模式的平面図、第１２図は
従来マスクを使用して形成された溝を示すウェハの平面
図、 第１３図は同じく溝の断面図である。 １・・・マスク、２・・・遮光領域、３・・・帯状透光
部、４・・・矩形枠パターン、５・・・ウェハ、６・・
・トレンチ、７・・・角部、８・・・突出部、９・・・
丸み部、ｌＯ・・・半導体基板、１１・・・埋込層、１
２・・・ｎ形層、１３・・・５ｉＯ＝膜、１４・・・５
ｉ３Ｎ−膜、１５・・・レジスト、１６・・・ＰＳＧ膜
、１７・・・溝、１日・・・帯状屈曲透光部、１９・・
・補助透光領域、２０・・・感光パターン、２１・・・
５ｉＯｚ膜、２２・・・絶縁膜、２４・・・Ｕ−１ｓｏ
、２５・・・ウェル、２６・・・ベース領域、２７・・
・エミッタ領域、２８・・・ベース電極、２９・・・エ
ミッタ電極、３０・・・ｎ＋形領領域３１・・・コレク
タ電極。　　　　−１代理人　弁理士　小川勝馬　　ノ 第　　１　　図 第　　２　　図 ！、７ 第　　６　　図 σ−ウゴ／＼ ａ−トじす 第　　８　　図 第　　９　　図 第１Ｏ図 第１１図 第１３図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に絶縁膜およびこの絶縁膜上に設
   けられるホトレジスト膜をそれぞれ形成する工程と、帯
   状屈曲透光部を有するマスクを使用して前記ホトレジス
   ト膜を露光させる工程と、前記露光によって感光したホ
   トレジスト膜部分を除去する工程と、前記ホトレジスト
   膜をマスクとして前記絶縁膜を除去する工程と、前記ホ
   トレジスト膜および／または絶縁膜をマスクとして異方
   性ドライエッチングによって基板主面に溝を形成する工
   程と、を有する半導体デバイスの製造方法であって、前
   記マスクにおける帯状屈曲透光部にあっては、屈曲部の
   角部内側に補助透光領域が設けられていることを特徴と
   する半導体デバイスの製造方法。 ２、前記露光はアンダー露光によって行われることを特
   徴とする特許請求の範囲第１項記載の半導体デバイスの
   製造方法。 ３、前記溝はアイソレーション用溝となることを特徴と
   する特許請求の範囲第１項記載の半導体デバイスの製造
   方法。 ４、帯状屈曲透光部を有するマスクであって、前記マス
   クの帯状屈曲透光部においては、屈曲部の角部内側に補
   助透光領域が設けられていることを特徴とするマスク。