JPH11284060A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11284060A JPH11284060A JP10080812A JP8081298A JPH11284060A JP H11284060 A JPH11284060 A JP H11284060A JP 10080812 A JP10080812 A JP 10080812A JP 8081298 A JP8081298 A JP 8081298A JP H11284060 A JPH11284060 A JP H11284060A
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- trench
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
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- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】ＳＧＩ構造において、溝下端部のシリコン基板
に発生する応力を低減させ、異常なリーク電流を生じさ
せない半導体装置を提供する。 【解決手段】素子形成領域の幅（アクティブ幅）Ｄ（μ
ｍ）と、ＳＧＩの溝酸化量Ｔ（μｍ）と、溝の下端部の
曲率半径Ｒとの関係が（１）式で表されることを特徴と
する半導体装置。 【数９】
に発生する応力を低減させ、異常なリーク電流を生じさ
せない半導体装置を提供する。 【解決手段】素子形成領域の幅（アクティブ幅）Ｄ（μ
ｍ）と、ＳＧＩの溝酸化量Ｔ（μｍ）と、溝の下端部の
曲率半径Ｒとの関係が（１）式で表されることを特徴と
する半導体装置。 【数９】
Description
【０００１】
【発明の属する技術分野】本発明は、信頼性の高い溝分
離構造を有する半導体装置に関する。
離構造を有する半導体装置に関する。
【０００２】
【従来の技術】半導体基板上で隣接した素子間を電気的
に絶縁分離する方法として、ＳＧＩ（Shallow Groove I
solation）法がある。このＳＧＩ法ではシリコン基板に
浅溝を形成し、その溝に化学気相蒸着（ＣＶＤ）法やス
パッタ法によって作られた酸化膜を埋め込むものであ
り、加工寸法精度が従来から用いられてきたＬＯＣＯＳ
構造に比べ高いことから、０．２５μmプロセス以降の
デバイスに好適な構造となっている。しかしながら、こ
のＳＧＩ構造では埋込む酸化膜がＣＶＤ法やスパッタ法
で製作していることから、熱酸化膜に比べ、一般に密度
が粗であり、この後の熱処理過程で約５％程度の収縮が
発生し、希フッ酸でかるくエッチングしただけで酸化膜
界面にボイド状の“す”が形成される。◆図２は上記の
“す”の形成状態を示す概略図であり、１がシリコン基
板、６が埋め込み絶縁膜、３が“す”を示している。
に絶縁分離する方法として、ＳＧＩ（Shallow Groove I
solation）法がある。このＳＧＩ法ではシリコン基板に
浅溝を形成し、その溝に化学気相蒸着（ＣＶＤ）法やス
パッタ法によって作られた酸化膜を埋め込むものであ
り、加工寸法精度が従来から用いられてきたＬＯＣＯＳ
構造に比べ高いことから、０．２５μmプロセス以降の
デバイスに好適な構造となっている。しかしながら、こ
のＳＧＩ構造では埋込む酸化膜がＣＶＤ法やスパッタ法
で製作していることから、熱酸化膜に比べ、一般に密度
が粗であり、この後の熱処理過程で約５％程度の収縮が
発生し、希フッ酸でかるくエッチングしただけで酸化膜
界面にボイド状の“す”が形成される。◆図２は上記の
“す”の形成状態を示す概略図であり、１がシリコン基
板、６が埋め込み絶縁膜、３が“す”を示している。
【０００３】このような、“す”が存在すると、その後
の工程の配線や電極膜の堆積後のパターニング時に配線
膜等がこの“す”の中に残留し、ショート等の電気的に
悪的不良をもたらす場合がある。
の工程の配線や電極膜の堆積後のパターニング時に配線
膜等がこの“す”の中に残留し、ショート等の電気的に
悪的不良をもたらす場合がある。
【０００４】この“す”の消去方法として、S. Nag, e
e. al. Tech. Dig. of IEDM '96. P841-844で示したよ
うに埋込み酸化膜を埋め込んだ後に、酸化雰囲気中で熱
処理し、溝内Ｓｉの酸化時のＳｉからＳｉＯ2に変化す
る際に生じる体積膨張により、“す”を消去させようと
する方法がある。
e. al. Tech. Dig. of IEDM '96. P841-844で示したよ
うに埋込み酸化膜を埋め込んだ後に、酸化雰囲気中で熱
処理し、溝内Ｓｉの酸化時のＳｉからＳｉＯ2に変化す
る際に生じる体積膨張により、“す”を消去させようと
する方法がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記方
法は“す”の消去の副作用として酸化膜の約２倍の体積
膨張に起因して溝内部及び隣接するＳｉ基板には高い機
械的な応力が生じてしまう。特に、溝の下端部では溝底
と溝側壁で酸化膜の体積膨張が干渉するため、高い応力
が発生する。この応力は酸化量とともに増大し、時には
Ｓｉ基板に転位等の結晶欠陥を発生させる。この結晶欠
陥が例えばトランジスタ領域で発生した場合、リーク電
流の増加を引き起こす場合がある。
法は“す”の消去の副作用として酸化膜の約２倍の体積
膨張に起因して溝内部及び隣接するＳｉ基板には高い機
械的な応力が生じてしまう。特に、溝の下端部では溝底
と溝側壁で酸化膜の体積膨張が干渉するため、高い応力
が発生する。この応力は酸化量とともに増大し、時には
Ｓｉ基板に転位等の結晶欠陥を発生させる。この結晶欠
陥が例えばトランジスタ領域で発生した場合、リーク電
流の増加を引き起こす場合がある。
【０００６】この結晶欠陥は酸化量を一定とした場合、
アクティブ幅（隣接する素子分離領域の間隔＝素子形成
領域の幅）が大きい方が発生しやすいことを実験で明ら
かにした。また、本実験を模擬した有限要素法解析結果
から、アクティブ幅を大きくすると発生応力も大きくな
り、ある限界応力以上でリーク電流の増大が起ることが
明らかとなった。
アクティブ幅（隣接する素子分離領域の間隔＝素子形成
領域の幅）が大きい方が発生しやすいことを実験で明ら
かにした。また、本実験を模擬した有限要素法解析結果
から、アクティブ幅を大きくすると発生応力も大きくな
り、ある限界応力以上でリーク電流の増大が起ることが
明らかとなった。
【０００７】本発明の目的は、発生応力をこの限界応力
以下にし、結晶欠陥の発生あるいはリーク電流の増大を
防止した信頼性の高い半導体装置及びその製造方法を提
供することにある。
以下にし、結晶欠陥の発生あるいはリーク電流の増大を
防止した信頼性の高い半導体装置及びその製造方法を提
供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体装置は、半導体基板の一主面に複
数の素子形成領域と素子分離領域とを備えた半導体装置
において、前記素子分離領域は、前記半導体基板に設け
られた溝と、この溝を熱酸化することにより形成された
熱酸化膜と、前記溝に埋め込まれた絶縁物とを含み、前
記素子形成領域の幅Ｄ（μｍ）と、前記溝の熱酸化量Ｔ
（μｍ）と、前記溝の下端部の曲率半径Ｒとの関係が
（１）式で表されるように構成した。
に、本願発明の半導体装置は、半導体基板の一主面に複
数の素子形成領域と素子分離領域とを備えた半導体装置
において、前記素子分離領域は、前記半導体基板に設け
られた溝と、この溝を熱酸化することにより形成された
熱酸化膜と、前記溝に埋め込まれた絶縁物とを含み、前
記素子形成領域の幅Ｄ（μｍ）と、前記溝の熱酸化量Ｔ
（μｍ）と、前記溝の下端部の曲率半径Ｒとの関係が
（１）式で表されるように構成した。
【０００９】
【数５】
【００１０】また、上記目的を達成するために、本願発
明の半導体装置の製造方法は、半導体基板の一主面に複
数の素子形成領域と素子分離領域とを備えた半導体装置
の製造方法において、下記の工程を含むように構成し
た。
明の半導体装置の製造方法は、半導体基板の一主面に複
数の素子形成領域と素子分離領域とを備えた半導体装置
の製造方法において、下記の工程を含むように構成し
た。
【００１１】（１）前記素子分離領域を形成する箇所の
前記半導体基板の一部を除去して下端部の曲率半径がＲ
である溝を形成する溝形成工程。
前記半導体基板の一部を除去して下端部の曲率半径がＲ
である溝を形成する溝形成工程。
【００１２】（２）前記素子形成領域の幅Ｄ（μｍ）
と、前記溝の熱酸化量Ｔ（μｍ）と、前記溝の下端部の
曲率半径Ｒとの関係が（１）式となるように前記半導体
基板を酸化させて前記溝に熱酸化膜を形成する熱酸化膜
形成工程。
と、前記溝の熱酸化量Ｔ（μｍ）と、前記溝の下端部の
曲率半径Ｒとの関係が（１）式となるように前記半導体
基板を酸化させて前記溝に熱酸化膜を形成する熱酸化膜
形成工程。
【００１３】
【数６】
【００１４】（３）前記窒化珪素膜の前記半導体基板側
の面とは反対側の面に形成された前記埋め込み絶縁膜、
前記窒化珪素膜及びパッド酸化膜を除去する膜除去工
程。
の面とは反対側の面に形成された前記埋め込み絶縁膜、
前記窒化珪素膜及びパッド酸化膜を除去する膜除去工
程。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を実施例
を参照して説明する。
を参照して説明する。
【００１６】
【実施例】本発明の一実施例である半導体装置の溝分離
構造の製造工程を図３を用いて説明する。◆ （１）シリコン基板１の表面を熱酸化して厚さ約１０ｎ
ｍのパット酸化膜２を形成する〔図３（ａ）〕。◆ （２）パット酸化膜２の上に窒化珪素膜４を厚さ約１５
０ｎｍ程度堆積する〔図３（ａ）〕。◆ （３）窒化珪素膜４上にホトレジスト５を形成する〔図
３（ａ）〕。◆ （４）通常の露光法を使用して、所望の位置のホトレジ
スト５を除去した後、窒化珪素膜４、パット酸化膜２及
びシリコン基板１の一部をエッチング除去し、シリコン
基板１の表面の側壁がシリコン基板１に対して１００度
程度の角度を有する浅溝を形成する〔図３（ｂ）〕。こ
の際、溝下の半導体基板には数１０ｎｍ以下程度の曲率
半径が形成される。
構造の製造工程を図３を用いて説明する。◆ （１）シリコン基板１の表面を熱酸化して厚さ約１０ｎ
ｍのパット酸化膜２を形成する〔図３（ａ）〕。◆ （２）パット酸化膜２の上に窒化珪素膜４を厚さ約１５
０ｎｍ程度堆積する〔図３（ａ）〕。◆ （３）窒化珪素膜４上にホトレジスト５を形成する〔図
３（ａ）〕。◆ （４）通常の露光法を使用して、所望の位置のホトレジ
スト５を除去した後、窒化珪素膜４、パット酸化膜２及
びシリコン基板１の一部をエッチング除去し、シリコン
基板１の表面の側壁がシリコン基板１に対して１００度
程度の角度を有する浅溝を形成する〔図３（ｂ）〕。こ
の際、溝下の半導体基板には数１０ｎｍ以下程度の曲率
半径が形成される。
【００１７】（５）化学気相蒸着（ＣＶＤ）法、スパッ
タ法等でシリコン酸化膜等の絶縁膜を堆積し、溝内部を
埋め込む（以下、埋め込み絶縁膜６という）〔図３
（ｃ）〕。◆ （６）また、これら化学気相蒸着法、スパッタ法等で製
作したシリコン酸化膜等は一般に粗な膜であることか
ら、埋め込み絶縁膜６を堆積後、１０００℃前後の酸化
雰囲気中でシリコン基板１を１０〜６５ｎｍの範囲で酸
化させ、熱酸化膜７を形成する〔図３（ｄ）〕。◆ （７）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜４は
エッチングストッパーとなり、窒化珪素膜４下のシリコ
ン基板１がエッチングされることを防止する働きを持つ
〔図３（ｆ）〕。◆ （８）そして、窒化珪素膜４及びパット酸化膜２を除去
することで溝埋め込み構造は完了する。その後、ゲート
電極９、コンデンサ電極１９、配線１６、絶縁膜１５、
１７等を形成し、半導体装置が完成する〔図３
（ｇ）〕。
タ法等でシリコン酸化膜等の絶縁膜を堆積し、溝内部を
埋め込む（以下、埋め込み絶縁膜６という）〔図３
（ｃ）〕。◆ （６）また、これら化学気相蒸着法、スパッタ法等で製
作したシリコン酸化膜等は一般に粗な膜であることか
ら、埋め込み絶縁膜６を堆積後、１０００℃前後の酸化
雰囲気中でシリコン基板１を１０〜６５ｎｍの範囲で酸
化させ、熱酸化膜７を形成する〔図３（ｄ）〕。◆ （７）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法
あるいはドライエッチング法を使用してエッチバックす
る。この場合、酸化防止膜として用いた窒化珪素膜４は
エッチングストッパーとなり、窒化珪素膜４下のシリコ
ン基板１がエッチングされることを防止する働きを持つ
〔図３（ｆ）〕。◆ （８）そして、窒化珪素膜４及びパット酸化膜２を除去
することで溝埋め込み構造は完了する。その後、ゲート
電極９、コンデンサ電極１９、配線１６、絶縁膜１５、
１７等を形成し、半導体装置が完成する〔図３
（ｇ）〕。
【００１８】次に、上記一実施例の作用効果を説明す
る。◆
る。◆
【００１９】
【表１】
【００２０】表１は本実施例の（６）の工程〔図３
（ｄ）〕において、１０００℃の酸化雰囲気中でのシリ
コン基板の酸化時間を５分、１０分と変化させてＭＯＳ
型トランジスタのアクティブ幅を変えながら、接合リー
ク電流特性のアクティブ幅（図４参照）依存性をまとめ
た結果である。表中の○×の判定は電流値が許容値以下
の場合○、許容値を超えた場合×としている。酸化時間
５分ではアクティブ幅が８μｍ以上の場合に異常なリー
ク電流が発生し、酸化時間１０分ではすべてのアクティ
ブ幅で異常なリーク電流が発生していた。
（ｄ）〕において、１０００℃の酸化雰囲気中でのシリ
コン基板の酸化時間を５分、１０分と変化させてＭＯＳ
型トランジスタのアクティブ幅を変えながら、接合リー
ク電流特性のアクティブ幅（図４参照）依存性をまとめ
た結果である。表中の○×の判定は電流値が許容値以下
の場合○、許容値を超えた場合×としている。酸化時間
５分ではアクティブ幅が８μｍ以上の場合に異常なリー
ク電流が発生し、酸化時間１０分ではすべてのアクティ
ブ幅で異常なリーク電流が発生していた。
【００２１】次に、上記酸化条件のもとで、溝幅を１μ
ｍとした場合のシリコン基板に発生する応力をシュミュ
レーションにより解析した結果を図５に示す。図５の横
軸にアクティブ幅、縦軸に溝下端部のせん断応力を示
す。なお、せん断応力を評価した溝下端部とは溝のＲ部
近傍（図４で「応力評価箇所」と記載した箇所）であ
る。
ｍとした場合のシリコン基板に発生する応力をシュミュ
レーションにより解析した結果を図５に示す。図５の横
軸にアクティブ幅、縦軸に溝下端部のせん断応力を示
す。なお、せん断応力を評価した溝下端部とは溝のＲ部
近傍（図４で「応力評価箇所」と記載した箇所）であ
る。
【００２２】表１中の各記号は酸化時間を示し、○,●
は５分、□,■は１０分のものを示す。なお、○,□は表
１において異常リーク電流が発生しなかったもの、●,
■は表１において異常リーク電流が発生したものをそれ
ぞれ示す。
は５分、□,■は１０分のものを示す。なお、○,□は表
１において異常リーク電流が発生しなかったもの、●,
■は表１において異常リーク電流が発生したものをそれ
ぞれ示す。
【００２３】発生応力にはアクティブ幅依存性が存在
し、アクティブ幅が大きくなる程、発生応力は大きくな
る。例えば酸化時間５分の場合、アクティブ幅２μｍで
は８５０ＭＰａ、４μｍでは９００ＭＰａ、８μｍでは
９５０ＭＰａとなった。また、酸化時間１０分ではアク
ティブ幅が２μｍでは９５０ＭＰａ、４μｍ以上で１０
５０ＭＰａとなった。また、●,■（表１において異常
リーク電流が発生したもの）のプロットから、約９５０
ＭＰａの応力発生で異常リーク電流が生じることがわか
る。
し、アクティブ幅が大きくなる程、発生応力は大きくな
る。例えば酸化時間５分の場合、アクティブ幅２μｍで
は８５０ＭＰａ、４μｍでは９００ＭＰａ、８μｍでは
９５０ＭＰａとなった。また、酸化時間１０分ではアク
ティブ幅が２μｍでは９５０ＭＰａ、４μｍ以上で１０
５０ＭＰａとなった。また、●,■（表１において異常
リーク電流が発生したもの）のプロットから、約９５０
ＭＰａの応力発生で異常リーク電流が生じることがわか
る。
【００２４】次に、本ＳＧＩ構造で応力を決定すると考
えられる、アクティブ幅、溝下のシリコン基板の曲率半
径及び、酸化量を変えて、溝下端部のシリコン基板に発
生する応力をシュミュレーションにより解析し、９５０
ＭＰａを超える時の関係を求めた。その結果を図１に示
す。横軸が熱酸化膜厚、縦軸がアクティブ幅を示す。ま
た、図中には溝下のシリコン基板の曲率半径が０．０４
μｍから０．０６μｍの範囲の結果を示した。なお、熱
酸化膜厚は溝幅中央部での値であり、リーク電流の異常
が起る領域は各直線より上のアクティブ幅の大きい領域
である。図１より、酸化量を増やしていくと、許容され
るアクティブ幅は小さくなり、また、曲率半径を小さく
すると、許容されるアクティブ幅も小さくなることがわ
かる。
えられる、アクティブ幅、溝下のシリコン基板の曲率半
径及び、酸化量を変えて、溝下端部のシリコン基板に発
生する応力をシュミュレーションにより解析し、９５０
ＭＰａを超える時の関係を求めた。その結果を図１に示
す。横軸が熱酸化膜厚、縦軸がアクティブ幅を示す。ま
た、図中には溝下のシリコン基板の曲率半径が０．０４
μｍから０．０６μｍの範囲の結果を示した。なお、熱
酸化膜厚は溝幅中央部での値であり、リーク電流の異常
が起る領域は各直線より上のアクティブ幅の大きい領域
である。図１より、酸化量を増やしていくと、許容され
るアクティブ幅は小さくなり、また、曲率半径を小さく
すると、許容されるアクティブ幅も小さくなることがわ
かる。
【００２５】次に図１に示す、アクティブ幅Ｄ（μ
ｍ）、熱酸化膜厚Ｔ（μｍ）、溝下の曲率半径Ｒ（μ
ｍ）の間の関係式を求めた結果、（１）式が得られた。
◆
ｍ）、熱酸化膜厚Ｔ（μｍ）、溝下の曲率半径Ｒ（μ
ｍ）の間の関係式を求めた結果、（１）式が得られた。
◆
【００２６】
【数７】
【００２７】埋め込み酸化膜の“す”を解消するための
熱酸化量は経験的に０．０１μｍ以上必要であることが
判明している。したがって、本ＳＧＩ構造で、リーク電
流増大を防止をするためには、（１）式において熱酸化
膜厚Ｔが０．０１μｍ以上でかつ、
熱酸化量は経験的に０．０１μｍ以上必要であることが
判明している。したがって、本ＳＧＩ構造で、リーク電
流増大を防止をするためには、（１）式において熱酸化
膜厚Ｔが０．０１μｍ以上でかつ、
【００２８】
【数８】
【００２９】を満たす範囲で、Ｄ，Ｔ，Ｒを決定しなけ
ればならないことになる。
ればならないことになる。
【００３０】さらに図６に示すように、溝幅が０．２５
μｍ以下の素子分離を考えたとき、溝の角度は埋め込み
酸化膜６のカバレジを考慮すると、シリコン基板表面に
対して、実質的には１００°程度の角度となる。また、
溝の深さは０．３５μｍ程度である。これらの値から、
溝底の長さを計算すると、約０．１２６μｍとなる。し
たがって、溝下のシリコン基板の曲率半径は実質的には
０．０６３μｍ以上形成することは不可能となる。この
値から（１）式を用いて、許容されるアクティブ幅を最
低の酸化量０．０１μｍで計算すると、約１６μｍとな
る。また、許容される熱酸化量は図１より、０．０１μ
ｍ以上０．０６５μｍ未満の範囲となる。◆本分中のア
クティブ幅とは、平面のレイアウトで示すと、図７に示
すような例となり、各パターンの最大の幅を指す。
μｍ以下の素子分離を考えたとき、溝の角度は埋め込み
酸化膜６のカバレジを考慮すると、シリコン基板表面に
対して、実質的には１００°程度の角度となる。また、
溝の深さは０．３５μｍ程度である。これらの値から、
溝底の長さを計算すると、約０．１２６μｍとなる。し
たがって、溝下のシリコン基板の曲率半径は実質的には
０．０６３μｍ以上形成することは不可能となる。この
値から（１）式を用いて、許容されるアクティブ幅を最
低の酸化量０．０１μｍで計算すると、約１６μｍとな
る。また、許容される熱酸化量は図１より、０．０１μ
ｍ以上０．０６５μｍ未満の範囲となる。◆本分中のア
クティブ幅とは、平面のレイアウトで示すと、図７に示
すような例となり、各パターンの最大の幅を指す。
【００３１】
【発明の効果】本発明によれば、溝分離構造を有する半
導体装置において、リーク電流の異常を引き起こすこと
がない半導体装置及びその製造方法を提供することがで
きる。
導体装置において、リーク電流の異常を引き起こすこと
がない半導体装置及びその製造方法を提供することがで
きる。
【図面の簡単な説明】
【図１】本願の一実施例に係るアクティブ幅と熱酸化膜
厚の関係を示す図である。
厚の関係を示す図である。
【図２】従来方法の問題点を説明する図である。
【図３】本願の一実施例に係る半導体装置の製造工程を
示す図である。
示す図である。
【図４】本願の一実施例に係る半導体装置のアクティブ
幅と応力評価箇所を説明する図である。
幅と応力評価箇所を説明する図である。
【図５】本願の一実施例に係る半導体装置のせん断応力
とアクティブ幅との関係を示す図である。
とアクティブ幅との関係を示す図である。
【図６】本願の一実施例に係る半導体装置の溝構造を示
す図である。
す図である。
【図７】本願の一実施例に係る半導体装置のアクティブ
幅の定義を説明する図である。
幅の定義を説明する図である。
１・・・シリコン基板、２・・・パット酸化膜、３・・
・す、４・・・窒化珪素膜、５・・・ホトレジスト、６
・・・埋め込み絶縁膜、７・・・熱酸化膜、８・・・ゲ
ート酸化膜、９・・・ゲート電極、１０・・・サイドウ
ォール、１１・・・ドレイン・ソース層、１２・・・ウ
ェル層、１３・・・絶縁膜、１４・・・プラグ、１５・
・・絶縁膜２、１６・・・配線、１７・・・絶縁膜３、
１８・・・誘電体膜、１９・・・コンデンサ電極。
・す、４・・・窒化珪素膜、５・・・ホトレジスト、６
・・・埋め込み絶縁膜、７・・・熱酸化膜、８・・・ゲ
ート酸化膜、９・・・ゲート電極、１０・・・サイドウ
ォール、１１・・・ドレイン・ソース層、１２・・・ウ
ェル層、１３・・・絶縁膜、１４・・・プラグ、１５・
・・絶縁膜２、１６・・・配線、１７・・・絶縁膜３、
１８・・・誘電体膜、１９・・・コンデンサ電極。
フロントページの続き (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】半導体基板の一主面に複数の素子形成領域
と素子分離領域とを備えた半導体装置において、 前記素子分離領域は、前記半導体基板に設けられた溝
と、この溝を熱酸化することにより形成された熱酸化膜
と、前記溝に埋め込まれた絶縁物とを含み、前記素子形
成領域の幅（アクティブ幅）Ｄ（μｍ）と、前記溝の熱
酸化量Ｔ（μｍ）と、前記溝の下端部の曲率半径Ｒとの
関係が（１）式で表されることを特徴とする半導体装
置。 【数１】 - 【請求項２】シリコン基板の一主面に複数の素子形成領
域と素子分離領域とを備えた半導体装置において、 前記素子分離領域は、前記半導体基板に設けられた溝
と、この溝を熱酸化することにより形成された第一のシ
リコン酸化膜と、前記溝に埋め込まれた第二のシリコン
酸化膜とを含み、前記素子形成領域の幅（アクティブ
幅）Ｄ（μｍ）と、前記溝の熱酸化量Ｔ（μｍ）と、前
記溝の下端部の曲率半径Ｒとの関係が（１）式で表され
ることを特徴とする半導体装置。 【数２】 - 【請求項３】半導体基板の一主面に複数の素子形成領域
と素子分離領域とを備えた半導体装置において、 前記素子分離領域は、前記半導体基板に設けられた溝
と、この溝を熱酸化することにより形成された熱酸化膜
と、前記溝に埋め込まれた絶縁物とを含み、前記溝の熱
酸化量Ｔ（μｍ）が０．０１μｍ≦Ｔ＜０．０６５μｍ
の範囲にあることを特徴とする半導体装置。 - 【請求項４】半導体基板の一主面に複数の素子形成領域
と素子分離領域とを備えた半導体装置において、 前記素子分離領域は、前記半導体基板に設けられた溝
と、この溝を熱酸化することにより形成された熱酸化膜
と、前記溝に埋め込まれた絶縁物とを含み、前記溝の熱
酸化量Ｔ（μｍ）が０．０１μｍ≦Ｔ≦０．０６５μｍ
の範囲にあり、前記素子形成領域の幅（アクティブ幅）
Ｄが１６μｍ以下であることを特徴とする半導体装置。 - 【請求項５】半導体基板の一主面に複数の素子形成領域
と素子分離領域とを備えた半導体装置の製造方法におい
て、下記の工程を含むことを特徴とする半導体装置の製
造方法。 （１）前記素子分離領域を形成する箇所の前記半導体基
板の一部を除去して下端部の曲率半径がＲである溝を形
成する溝形成工程。 （２）前記素子形成領域の幅（アクティブ幅）Ｄ（μ
ｍ）と、前記溝の熱酸化量Ｔ（μｍ）と、前記溝の下端
部の曲率半径Ｒとの関係が（１）式となるように前記半
導体基板を酸化させて前記溝に熱酸化膜を形成する熱酸
化膜形成工程。 【数３】 （３）前記窒化珪素膜の前記半導体基板側の面とは反対
側の面に形成された前記埋め込み絶縁膜、前記窒化珪素
膜及びパッド酸化膜を除去する膜除去工程。 - 【請求項６】半導体基板の一主面に複数の素子形成領域
と素子分離領域とを備えた半導体装置の製造方法におい
て、下記の工程を含むことを特徴とする半導体装置の製
造方法。 （１）前記半導体基板の一主面を熱酸化してパット酸化
膜を形成するパット酸化膜形成工程。 （２）前記パット酸化膜の前記半導体基板側の面とは反
対側の面に窒化珪素膜を形成する窒化珪素膜形成工程。 （３）前記窒化珪素膜の前記半導体基板側の面とは反対
側の面にホトレジストを形成するホトレジスト形成工
程。 （４）前記素子分離領域を形成する箇所の前記ホトレジ
ストを除去した後、前記窒化珪素膜、前記パッド酸化膜
を除去し、さらに前記半導体基板の一部を除去して下端
部の曲率半径がＲである溝を形成する溝形成工程。 （５）前記溝に絶縁膜を埋め込み絶縁膜を埋め込み工
程。 （６）前記素子形成領域の幅（アクティブ幅）Ｄ（μ
ｍ）と、前記溝の熱酸化量Ｔ（μｍ）と、前記溝の下端
部の曲率半径Ｒとの関係が（１）式となるように前記半
導体基板を酸化させて前記溝に熱酸化膜を形成する熱酸
化膜形成工程。 【数４】 （７）前記窒化珪素膜の前記半導体基板側の面とは反対
側の面に形成された前記埋め込み絶縁膜を除去する第一
の膜除去工程。 （８）前記窒化珪素膜及びパッド酸化膜を除去する第二
の膜除去工程。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030896A (ko) * | 2001-10-09 | 2003-04-18 | 엘피다 메모리, 아이엔씨. | 쉘로우 트렌치 분리법을 사용하는 반도체 장치 및 그 제조방법 |
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|---|---|---|---|---|
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| US6524930B1 (en) * | 2002-04-25 | 2003-02-25 | Texas Instruments Incorporated | Method for forming a bottom corner rounded STI |
| US20040021741A1 (en) * | 2002-07-30 | 2004-02-05 | Ottenheimer Thomas H. | Slotted substrate and method of making |
| US6666546B1 (en) * | 2002-07-31 | 2003-12-23 | Hewlett-Packard Development Company, L.P. | Slotted substrate and method of making |
| CN101621029B (zh) * | 2008-07-03 | 2011-01-12 | 中芯国际集成电路制造(上海)有限公司 | 有选择的反窄宽度效应的dram单元结构及其生成方法 |
Family Cites Families (19)
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|---|---|---|---|---|
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| JPH05206459A (ja) * | 1992-01-29 | 1993-08-13 | Nec Corp | 半導体装置およびその製造方法 |
| JP2837014B2 (ja) | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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| JPH08181108A (ja) * | 1994-12-21 | 1996-07-12 | Sony Corp | 素子分離領域を形成する工程を有する半導体装置の製造方法 |
| TW389999B (en) | 1995-11-21 | 2000-05-11 | Toshiba Corp | Substrate having shallow trench isolation and method of manufacturing the same |
| JP4195734B2 (ja) * | 1996-06-10 | 2008-12-10 | テキサス インスツルメンツ インコーポレイテツド | 集積回路のトレンチ分離製作方法 |
| US5766971A (en) * | 1996-12-13 | 1998-06-16 | International Business Machines Corporation | Oxide strip that improves planarity |
| US5786262A (en) * | 1997-04-09 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-planarized gapfilling for shallow trench isolation |
| KR100226729B1 (ko) * | 1997-06-04 | 1999-10-15 | 구본준 | 반도체소자의 격리막 형성방법 |
| JPH113869A (ja) * | 1997-06-11 | 1999-01-06 | Nec Corp | 半導体装置の製造方法 |
| US5854114A (en) | 1997-10-09 | 1998-12-29 | Advanced Micro Devices, Inc. | Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide |
| US5801083A (en) | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| US6133102A (en) * | 1998-06-19 | 2000-10-17 | Wu; Shye-Lin | Method of fabricating double poly-gate high density multi-state flat mask ROM cells |
| TW444333B (en) * | 1998-07-02 | 2001-07-01 | United Microelectronics Corp | Method for forming corner rounding of shallow trench isolation |
| US6091119A (en) * | 1998-07-10 | 2000-07-18 | Acer Semiconductor Manufacturing Inc. | Double poly-gate high density multi-state flat mask ROM cells |
| JP4592837B2 (ja) * | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
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-
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-
2000
- 2000-11-01 US US09/702,786 patent/US6348396B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030896A (ko) * | 2001-10-09 | 2003-04-18 | 엘피다 메모리, 아이엔씨. | 쉘로우 트렌치 분리법을 사용하는 반도체 장치 및 그 제조방법 |
| CN104465323A (zh) * | 2014-11-28 | 2015-03-25 | 上海华力微电子有限公司 | 一种缩小有源区关键尺寸的方法 |
Also Published As
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