JPH01123521A - パワーオン信号発生回路 - Google Patents
パワーオン信号発生回路Info
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- JPH01123521A JPH01123521A JP62281453A JP28145387A JPH01123521A JP H01123521 A JPH01123521 A JP H01123521A JP 62281453 A JP62281453 A JP 62281453A JP 28145387 A JP28145387 A JP 28145387A JP H01123521 A JPH01123521 A JP H01123521A
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- 238000001514 detection method Methods 0.000 claims description 28
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 230000007257 malfunction Effects 0.000 claims 1
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- FLDALJIYKQCYHH-UHFFFAOYSA-N plutonium(IV) oxide Inorganic materials [O-2].[O-2].[Pu+4] FLDALJIYKQCYHH-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はパワーオン信号発生回路に関する。
半導体装置を用いてシステム構成する場合に、半導体装
置の出力端子をワイヤードオア接続して用いることが多
いが、一般に、半導体装置内の制御信号発生回路の電源
はその半導体装置の電源と共通化されているため、電源
投入時は、制御信号発生回路が正常に動作せず制御信号
が不定となフて出力制御を正常に行なうことができず、
各半導体装置の出力端子間に大電流が流れ、システムダ
ウンをひきおこす恐れがある。これを防止するために、
各半導体装置には、パワーオン信号発生回路が設けられ
ており、電源投入後電源電圧が十分に立上がるまでの間
、パワーオン信号を発生させ、このパワーオン信号によ
り出力回路を非動作とするようになされている。
置の出力端子をワイヤードオア接続して用いることが多
いが、一般に、半導体装置内の制御信号発生回路の電源
はその半導体装置の電源と共通化されているため、電源
投入時は、制御信号発生回路が正常に動作せず制御信号
が不定となフて出力制御を正常に行なうことができず、
各半導体装置の出力端子間に大電流が流れ、システムダ
ウンをひきおこす恐れがある。これを防止するために、
各半導体装置には、パワーオン信号発生回路が設けられ
ており、電源投入後電源電圧が十分に立上がるまでの間
、パワーオン信号を発生させ、このパワーオン信号によ
り出力回路を非動作とするようになされている。
第５図はパワーオン信号発生回路の従来例の回路図、第
６図は本従来例の各部の電圧波形を示す図である。
６図は本従来例の各部の電圧波形を示す図である。
本従来例は電源レベル検出回路１とＣＭＯＳインバータ
２とからなり、電源レベル検出回路１は、電源■とグラ
ンド間に直列に設けられ、ゲートとドレインが接続され
たＰＭＯＳトランジスタＱｒ 、Ｑ２とＮＭＯＳ）ラン
ジスタＱ３とから構成され、ＣＭＯＳインバータ２はＰ
ＭＯＳトランＳトランジスタＱ１．Ｑ２の電流能力は、
ＮＭＯＳトランジスタＱ３のそれの１０倍以上に設定さ
れており、各トランジスタのスレッショルド（しきい値
）電圧はどれもｖＴとする。
２とからなり、電源レベル検出回路１は、電源■とグラ
ンド間に直列に設けられ、ゲートとドレインが接続され
たＰＭＯＳトランジスタＱｒ 、Ｑ２とＮＭＯＳ）ラン
ジスタＱ３とから構成され、ＣＭＯＳインバータ２はＰ
ＭＯＳトランＳトランジスタＱ１．Ｑ２の電流能力は、
ＮＭＯＳトランジスタＱ３のそれの１０倍以上に設定さ
れており、各トランジスタのスレッショルド（しきい値
）電圧はどれもｖＴとする。
次に、本従来例の動作を説明する。
電源投入前は、節点Ａ、Ｂ、Ｃのいずれも接地レベルと
なっている。時刻上〇において電源−が投入され、時刻
を里においてＭＯＳ）−ランジスタのスレッショルド電
圧ｖＴを越えると、ＰＭＯＳトランジスタＱ＋ 、Ｑ４
およびＮＭＯＳトランジスタＱ３がオンする。このとき
、ＰＭＯＳトランジスタＱ２はオフしているため、節点
Ｂの電圧レベルはローレベルとなり、ＣＭＯＳインバー
タ２の出力端（節点Ｃ）は、電源電圧■に追従してスレ
ッショルド電圧Ｖｖとなり、パワーオン信号が発生する
。次に、時刻ｔ７において電淑電圧慝がＭＯＳトランジ
スタのスレッショルド電圧の２倍の電圧（２Ｖｙ ）と
なると、ＰＭＯＳトランジスタＱ２がオンし、節点Ｂの
電位が電源−に追従して上昇する。時刻ｔ３において、
節点Ｂの電圧がＣＭＯＳインバータ２のスレッショルド
電圧ＶＣを越えると、ＮＭＯＳトランジスタＱ５がオン
し、節点Ｃはローレベルとなってパワーオン信号の発生
が停止される。この後、節点Ａ、Ｂは電源電圧■に追従
して上昇し、最終的に節点Ａは電源電圧−よりＭＯＳト
ランジスタのスレッショルド電圧Ｖｖたけ低い電圧（Ｖ
ｃｔ ｖｖ）まで上昇し、節点Ｂは、ＰｕＯ２）ランジ
スタＱ１．Ｑ２およびＮＭＯＳ）ランジスタＱ３のオン
抵抗で分圧された電圧（’Ｉｃｃ２ Ｖｖ −ＶＦ
： ＶＦ Ｇｔ正（７）整数）となる。
なっている。時刻上〇において電源−が投入され、時刻
を里においてＭＯＳ）−ランジスタのスレッショルド電
圧ｖＴを越えると、ＰＭＯＳトランジスタＱ＋ 、Ｑ４
およびＮＭＯＳトランジスタＱ３がオンする。このとき
、ＰＭＯＳトランジスタＱ２はオフしているため、節点
Ｂの電圧レベルはローレベルとなり、ＣＭＯＳインバー
タ２の出力端（節点Ｃ）は、電源電圧■に追従してスレ
ッショルド電圧Ｖｖとなり、パワーオン信号が発生する
。次に、時刻ｔ７において電淑電圧慝がＭＯＳトランジ
スタのスレッショルド電圧の２倍の電圧（２Ｖｙ ）と
なると、ＰＭＯＳトランジスタＱ２がオンし、節点Ｂの
電位が電源−に追従して上昇する。時刻ｔ３において、
節点Ｂの電圧がＣＭＯＳインバータ２のスレッショルド
電圧ＶＣを越えると、ＮＭＯＳトランジスタＱ５がオン
し、節点Ｃはローレベルとなってパワーオン信号の発生
が停止される。この後、節点Ａ、Ｂは電源電圧■に追従
して上昇し、最終的に節点Ａは電源電圧−よりＭＯＳト
ランジスタのスレッショルド電圧Ｖｖたけ低い電圧（Ｖ
ｃｔ ｖｖ）まで上昇し、節点Ｂは、ＰｕＯ２）ランジ
スタＱ１．Ｑ２およびＮＭＯＳ）ランジスタＱ３のオン
抵抗で分圧された電圧（’Ｉｃｃ２ Ｖｖ −ＶＦ
： ＶＦ Ｇｔ正（７）整数）となる。
（発明が解決しようとする問題点）
上述した従来のパワーオン信号発生回路は、電源電圧−
が十分立上がワた後も、電源レベル検出回路を構成する
各ＭＯ５）ランジスタがオンしており、電源−からグラ
ンドへ貫通電流が流れ、消費電力が大きいという欠点が
ある。
が十分立上がワた後も、電源レベル検出回路を構成する
各ＭＯ５）ランジスタがオンしており、電源−からグラ
ンドへ貫通電流が流れ、消費電力が大きいという欠点が
ある。
（問題点を解決するため手段）
本発明のパワーオン信号発生回路は、
電源間に接続された電源レベル検出回路と、該電源し鏝
ル検出回路の出力をレベル反転してパワーオン信号とし
て出力するＣＭＯＳインバータとを有し、 前記電源レベル検出回路は、一方の電源に一端が接続さ
れ、他端が前記電源レベル検出回路の出力端゛に接続さ
れ、所定のしきい値電圧を存し、電源電圧が該しきい値
電圧以上になると導通する第１の回路と、前記電源レベ
ル検出回路の出力端と他方の電源との間に接続され、前
記ＣＭＯＳインバータの出力により導通制御され、前記
第１の回路が導通して電源レベル検出回路の出力端がハ
イレベルとなり、ＣＭＯＳインバータの出力がローレベ
ルとなると不導通となる第２の回路とを有している。
ル検出回路の出力をレベル反転してパワーオン信号とし
て出力するＣＭＯＳインバータとを有し、 前記電源レベル検出回路は、一方の電源に一端が接続さ
れ、他端が前記電源レベル検出回路の出力端゛に接続さ
れ、所定のしきい値電圧を存し、電源電圧が該しきい値
電圧以上になると導通する第１の回路と、前記電源レベ
ル検出回路の出力端と他方の電源との間に接続され、前
記ＣＭＯＳインバータの出力により導通制御され、前記
第１の回路が導通して電源レベル検出回路の出力端がハ
イレベルとなり、ＣＭＯＳインバータの出力がローレベ
ルとなると不導通となる第２の回路とを有している。
（作用〕
ＣＭＯＳインバータの出力信号がローレベルとなってパ
ワーオン信号の発生が停止すると、これと同時に第２の
回路が不導通となり、電源レベル検出回路は非動作状態
となるため、貫通電流が流れず、消費電力を低減するこ
とができる。
ワーオン信号の発生が停止すると、これと同時に第２の
回路が不導通となり、電源レベル検出回路は非動作状態
となるため、貫通電流が流れず、消費電力を低減するこ
とができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のパワーオン信号発生回路の一実施例の
回路図、第２図は本実施例の各部の信号波形を示す図で
ある。
回路図、第２図は本実施例の各部の信号波形を示す図で
ある。
本実施例の第５図の従来例との相違点は、電源レベル検
出回路１を構成するＮＭＯＳ）ランジスタＱ３のゲート
を電源幅に接続する代りに、ＣＭＯＳインバータ２の出
力端（節点Ｃ）に接続したことである。
出回路１を構成するＮＭＯＳ）ランジスタＱ３のゲート
を電源幅に接続する代りに、ＣＭＯＳインバータ２の出
力端（節点Ｃ）に接続したことである。
次に、本実施例の動作を説明する。
時刻上〇において電源が投入される前は、各節点Ａ、Ｂ
、Ｃはいずれも接地レベルとなっている。時刻上〇にお
いて電源が投入され、時刻ｔ１において電源電圧幅がＭ
ＯＳトランジスタのスレッショルド電圧ＶＴどなると、
電源レベル検出回路１を構成するＰＭＯＳ）ランジスタ
Ｑ１およびＣＭＯＳインバータ２を構成するＰＭＯＳト
ラ圧Ｖｃｃと同じＶＴとなり、続いてＮＭＯＳ）ランジ
スタＱ３がオンする。一方、ＰＭＯＳトランジスタＱ４
はオフしているため、節点Ｂの電圧は接地レベルに維持
され、節点Ｃの電圧が安定する。時刻ｔ２において、電
源電圧−がＭＯＳトランジスタのスレッショルド電圧の
２倍の電圧＜２Ｖｒ ）となると、ＰＭＯＳトランジス
タＱ２がオンして節点Ｂの電圧が上昇し始め、時刻ｔ３
においてＣＭＯＳインバータ２のスレッショルド電圧Ｖ
Ｃを越えると、ＣＭＯＳインバータ２の出力が反転し、
節点Ｃがローレベルとなってパワーオン信号の発生が停
止する。すると、ＮＭＯＳトランジスタＱ３のゲート電
圧がローレベルとなり、これがオフする。このため、電
源レベル検出回路１に貫通電流が流ねることが防止され
る。この後、節点Ａの電圧は■−ｖＴまで上昇し、節点
Ｂの電圧は廠−２Ｖ丁まで上昇する。
、Ｃはいずれも接地レベルとなっている。時刻上〇にお
いて電源が投入され、時刻ｔ１において電源電圧幅がＭ
ＯＳトランジスタのスレッショルド電圧ＶＴどなると、
電源レベル検出回路１を構成するＰＭＯＳ）ランジスタ
Ｑ１およびＣＭＯＳインバータ２を構成するＰＭＯＳト
ラ圧Ｖｃｃと同じＶＴとなり、続いてＮＭＯＳ）ランジ
スタＱ３がオンする。一方、ＰＭＯＳトランジスタＱ４
はオフしているため、節点Ｂの電圧は接地レベルに維持
され、節点Ｃの電圧が安定する。時刻ｔ２において、電
源電圧−がＭＯＳトランジスタのスレッショルド電圧の
２倍の電圧＜２Ｖｒ ）となると、ＰＭＯＳトランジス
タＱ２がオンして節点Ｂの電圧が上昇し始め、時刻ｔ３
においてＣＭＯＳインバータ２のスレッショルド電圧Ｖ
Ｃを越えると、ＣＭＯＳインバータ２の出力が反転し、
節点Ｃがローレベルとなってパワーオン信号の発生が停
止する。すると、ＮＭＯＳトランジスタＱ３のゲート電
圧がローレベルとなり、これがオフする。このため、電
源レベル検出回路１に貫通電流が流ねることが防止され
る。この後、節点Ａの電圧は■−ｖＴまで上昇し、節点
Ｂの電圧は廠−２Ｖ丁まで上昇する。
第３図は本発明のパワーオン信号発生回路の他の実施例
の回路図である。
の回路図である。
本実施例の前述の実施例との相違点は、電源レベル検出
回路１を構成するＰＭＯＳ）ランジスタＱ２のゲートを
接地し、このＰ Ｍ ＯＳ ＋−ランジスタＱ２を抵抗
として用いた点である。このように゛することにより、
電源電圧ＷがＭＯＳトランジスタのスレッショルド電圧
ＶＴを越える時刻ｔ、において節点Ｂの電圧の上昇が開
始され、この結果、パワーオン信号の発生が停止される
電源電圧−のレベルを低下させることができる。
回路１を構成するＰＭＯＳ）ランジスタＱ２のゲートを
接地し、このＰ Ｍ ＯＳ ＋−ランジスタＱ２を抵抗
として用いた点である。このように゛することにより、
電源電圧ＷがＭＯＳトランジスタのスレッショルド電圧
ＶＴを越える時刻ｔ、において節点Ｂの電圧の上昇が開
始され、この結果、パワーオン信号の発生が停止される
電源電圧−のレベルを低下させることができる。
第４図は本発明のパワーオン信号発生回路のさらに他の
実施例の回路図である。
実施例の回路図である。
本実施例は、前述した第１図の実施例に、・ ＣＭＯ
Ｓインバータ２の出力レベルを反転して出力するインバ
ータ３と、このインバータ３の出力と制御信号φとを入
力とし、その出力でＮＭＯＳトランジスタＱ３を駆動す
るナントゲート３を設けたものである。本実施例は、制
御信号φがローレベルのときは従来例と同じ動作を行な
い、制御信号φがハイレベルのときは、前述した実施例
と同様の動作を行なう。すなわち、制御信号φがローレ
ベルの場合−、ナントゲート４の出力はハイレベルに固
定され、ＮＭＯＳトランジスタＱ３は常時オン状態とな
る。一方、制御信号φがハイレベルの場合、節点Ｃの電
圧がハイレベルの間は、ナントゲート４のもう一方の入
力（インバータ３の出力）はローレベルであり、ナント
ゲート４の出力はハイレベルとなってＮＭＯＳＭＯＳト
ランジスタＱ３するが、節点Ｃの電圧がローレベルとな
ると、インバータ３の出力がハイレベルとなって、ナン
トゲート４の出力はローレベルとなり、ＮＭＯＳトラン
ジスタＱ３はオフする。このように、回路形式は種々変
形可能である。
Ｓインバータ２の出力レベルを反転して出力するインバ
ータ３と、このインバータ３の出力と制御信号φとを入
力とし、その出力でＮＭＯＳトランジスタＱ３を駆動す
るナントゲート３を設けたものである。本実施例は、制
御信号φがローレベルのときは従来例と同じ動作を行な
い、制御信号φがハイレベルのときは、前述した実施例
と同様の動作を行なう。すなわち、制御信号φがローレ
ベルの場合−、ナントゲート４の出力はハイレベルに固
定され、ＮＭＯＳトランジスタＱ３は常時オン状態とな
る。一方、制御信号φがハイレベルの場合、節点Ｃの電
圧がハイレベルの間は、ナントゲート４のもう一方の入
力（インバータ３の出力）はローレベルであり、ナント
ゲート４の出力はハイレベルとなってＮＭＯＳＭＯＳト
ランジスタＱ３するが、節点Ｃの電圧がローレベルとな
ると、インバータ３の出力がハイレベルとなって、ナン
トゲート４の出力はローレベルとなり、ＮＭＯＳトラン
ジスタＱ３はオフする。このように、回路形式は種々変
形可能である。
（発明の効果）
以上説明したように本発明は、ＣＭＯＳインバータの出
力を直接あるいは間接に電源レベル検出回路に帰還させ
、パワーオン信号の発生が停止すると電源レベル検出回
路を非動作状態とすることにより、パワーオン信号の発
生停止後は、電源レベル検出回路における電流消費を零
とすることができ、この結果、消費電力を低減すること
ができるという効果がある。
力を直接あるいは間接に電源レベル検出回路に帰還させ
、パワーオン信号の発生が停止すると電源レベル検出回
路を非動作状態とすることにより、パワーオン信号の発
生停止後は、電源レベル検出回路における電流消費を零
とすることができ、この結果、消費電力を低減すること
ができるという効果がある。
第１図は本発明のパワーオン信号発生回路の一実施例の
回路図、第２図は第１図の実施例の各部の電圧波形を示
す図、第３図は本発明のパワーオン信号発生回路の他の
実施例の回路図、第４図は本発明のパワーオン信号発生
回路のさらに他の実施例の回路図、第５図は従来例の回
路図、第６図は従来例の各部の電圧波形を示す図である
。 １・・・電源レベル検出回路、 ２・・・ＣＭＯＳインバータ、 ３・・・インバータ、 ４・・・ナントゲート、 Ｑ＋ 、Ｑ２ 、Ｑ４ ・・ＰＭＯＳトランジスタ、
Ｑ３．ＱＳ ・・・ＮＭＯＳトランジスタ、Ａ、Ｂ、
Ｃ・・・節点、 −・・・電源電圧、 φ・・・制御信号、 ＶＴ ・・・ＭＯＳトランジスタのスレッショルド電圧 ＶＣ・・・ＣＭＯＳインバータのスレッショルド電圧。 電源レベル検出回路 、１ 第１図 第２図 ｚ５３図 第４図 第５図
回路図、第２図は第１図の実施例の各部の電圧波形を示
す図、第３図は本発明のパワーオン信号発生回路の他の
実施例の回路図、第４図は本発明のパワーオン信号発生
回路のさらに他の実施例の回路図、第５図は従来例の回
路図、第６図は従来例の各部の電圧波形を示す図である
。 １・・・電源レベル検出回路、 ２・・・ＣＭＯＳインバータ、 ３・・・インバータ、 ４・・・ナントゲート、 Ｑ＋ 、Ｑ２ 、Ｑ４ ・・ＰＭＯＳトランジスタ、
Ｑ３．ＱＳ ・・・ＮＭＯＳトランジスタ、Ａ、Ｂ、
Ｃ・・・節点、 −・・・電源電圧、 φ・・・制御信号、 ＶＴ ・・・ＭＯＳトランジスタのスレッショルド電圧 ＶＣ・・・ＣＭＯＳインバータのスレッショルド電圧。 電源レベル検出回路 、１ 第１図 第２図 ｚ５３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、電源投入直後における出力回路の誤動作を防止する
ためのパワーオン信号を発生するパワーオン信号発生回
路であって、 電源間に接続された電源レベル検出回路と、該電源レベ
ル検出回路の出力をレベル反転してパワーオン信号とし
て出力するＣＭＯＳインバータとを有し、 前記電源レベル検出回路は、一方の電源に一端が接続さ
れ、他端が前記電源レベル検出回路の出力端に接続され
、所定のしきい値電圧を有し、電源電圧が該しきい値電
圧以上になると導通する第１の回路と、前記電源レベル
検出回路の出力端と他方の電源との間に接続され、前記
ＣＭＯＳインバータの出力により導通制御され、前記第
１の回路が導通して電源レベル検出回路の出力端がハイ
レベルとなり、ＣＭＯＳインバータの出力がローレベル
となると不導通となる第２の回路とを有するパワーオン
信号発生回路。 ２、前記第１の回路は、ゲートがドレインに接続された
ＰＭＯＳトランジスタのソース・ドレイン経路を前記電
源と電源レベル検出回路の出力端との間に接続して構成
されており、前記第２の回路は、ゲートに前記ＣＭＯＳ
インバータの出力端が接続され、ソースが前記他方の電
源に接続され、ドレインが前記電源レベル検出回路の出
力端に接続されたＮＭＯＳトランジスタから構成されて
いる特許請求の範囲第１項記載のパワーオン信号発生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281453A JP2772522B2 (ja) | 1987-11-06 | 1987-11-06 | パワーオン信号発生回路 |
| US07/267,817 US4948995A (en) | 1987-11-06 | 1988-11-07 | Disenabling circuit for power-on event |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281453A JP2772522B2 (ja) | 1987-11-06 | 1987-11-06 | パワーオン信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123521A true JPH01123521A (ja) | 1989-05-16 |
| JP2772522B2 JP2772522B2 (ja) | 1998-07-02 |
Family
ID=17639392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281453A Expired - Lifetime JP2772522B2 (ja) | 1987-11-06 | 1987-11-06 | パワーオン信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4948995A (ja) |
| JP (1) | JP2772522B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001320265A (ja) * | 2000-05-12 | 2001-11-16 | Mitsubishi Electric Corp | 内部初期化回路 |
| CN113050740A (zh) * | 2021-03-09 | 2021-06-29 | 上海物骐微电子有限公司 | 一种低功耗启动电路 |
Families Citing this family (23)
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| JPH0736516B2 (ja) * | 1990-07-19 | 1995-04-19 | 富士ゼロックス株式会社 | パワーオンリセット回路 |
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| ATE179530T1 (de) * | 1992-09-30 | 1999-05-15 | Siemens Ag | Integrierte schaltung zur erzeugung eines reset- signals |
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