JPS59147537A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS59147537A JPS59147537A JP58020682A JP2068283A JPS59147537A JP S59147537 A JPS59147537 A JP S59147537A JP 58020682 A JP58020682 A JP 58020682A JP 2068283 A JP2068283 A JP 2068283A JP S59147537 A JPS59147537 A JP S59147537A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- supply voltage
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電源投入後に回路の状態をリセットするため
のパルスを発生するパルス発生回路に関する。
のパルスを発生するパルス発生回路に関する。
従来例の構成とその問題点
従来、内部にフリップフロップなどを有する回路装置で
は、電源投入後、前述のフリップフロップ等をリセット
して初期化する必要があった。
は、電源投入後、前述のフリップフロップ等をリセット
して初期化する必要があった。
２ページ
この方法の１つに、回路装置内に、電源投入によってパ
ルスを発生する回路（以後パルス発生回路と記述する）
を設け、そのパルスでフリップフロップ等をリセットす
るものがある。
ルスを発生する回路（以後パルス発生回路と記述する）
を設け、そのパルスでフリップフロップ等をリセットす
るものがある。
ここで前述の従来のパルス発生回路を図を用いて説明す
る。
る。
第１図は従来のパルス発生回路であり、ｖＤＤは電源端
子、ｖｓｓは接地端子、１１はフリップフロップ、１１
ａは容量、１１ｂは抵抗、１１Ｃはフリップフロップ出
力線、１１ｄはフリップフロップリセット入力線である
。また、１２は検出回路、１２ａはパルス出力線、１２
ｂはリセット信号線、１３はリセット回路である。
子、ｖｓｓは接地端子、１１はフリップフロップ、１１
ａは容量、１１ｂは抵抗、１１Ｃはフリップフロップ出
力線、１１ｄはフリップフロップリセット入力線である
。また、１２は検出回路、１２ａはパルス出力線、１２
ｂはリセット信号線、１３はリセット回路である。
第１図に示した従来のパルス発生回路は以下に述べるよ
うに動作する。即ち、電源を投入すると電源端子■ＤＤ
と接地端子ｖｓｓ との間の電圧（以後単に電源電圧
と記す）は、Ｏｖからしだいに単調に増加してゆく。そ
して、電源電圧が、ｐチャネルＭＯ３）ランジスタのし
きい電圧と、ＮチャネルＭＯ８）ランジスタのしきい電
圧の和程３１、 シ゛ 度になると、フリップフロップ１１は容量１１ａの働き
で、フリップフロップ出力線１１ｃが高レベルになるよ
うにセットされる。このとき、検出回路１２は、フリッ
プフロップ出力線１１ｃが高レベルであることを検出し
て、パルス出力線１２ａならびにリセット信号線１２ｂ
に高レベル信号を出力する。リセット信号線１２ｂに高
レベル信号が出力されるのは、フリップフロップ１１が
高レベルにセットされてから、検出回路１２の持つ固有
の遅延時間経た後である。
うに動作する。即ち、電源を投入すると電源端子■ＤＤ
と接地端子ｖｓｓ との間の電圧（以後単に電源電圧
と記す）は、Ｏｖからしだいに単調に増加してゆく。そ
して、電源電圧が、ｐチャネルＭＯ３）ランジスタのし
きい電圧と、ＮチャネルＭＯ８）ランジスタのしきい電
圧の和程３１、 シ゛ 度になると、フリップフロップ１１は容量１１ａの働き
で、フリップフロップ出力線１１ｃが高レベルになるよ
うにセットされる。このとき、検出回路１２は、フリッ
プフロップ出力線１１ｃが高レベルであることを検出し
て、パルス出力線１２ａならびにリセット信号線１２ｂ
に高レベル信号を出力する。リセット信号線１２ｂに高
レベル信号が出力されるのは、フリップフロップ１１が
高レベルにセットされてから、検出回路１２の持つ固有
の遅延時間経た後である。
リセット信号線１２ｂに高レベルのリセット信号が出力
されると、リセット回路１３によって、フリップフロッ
プ１１は、フリップフロップ出力線１１Ｃが低レベルと
なるようにリセットされる。
されると、リセット回路１３によって、フリップフロッ
プ１１は、フリップフロップ出力線１１Ｃが低レベルと
なるようにリセットされる。
従ってパルス出力線１２ａは再び低レベルとなる。
即ち、第１図に示した従来のパルス発生回路は、電源投
入後、検出回路１２によって決まる時間幅のパルスを発
生するのである。
入後、検出回路１２によって決まる時間幅のパルスを発
生するのである。
しかしながら、前述したように、第１図に示した従来の
パルス発生回路がパルスを発生するのは、電源電圧が、
Ｐ、Ｎ両ＭＯＳトランジスタのしきい電圧の和程度の時
であり、この時、このパルスでリセットされるべき他の
回路部分が安定に動作しうるかどうかは、はなはだ疑問
である。つ寸り、このパルス発生回路はその本来はたす
べき目的を十分にはたしえないと言うことができる。
パルス発生回路がパルスを発生するのは、電源電圧が、
Ｐ、Ｎ両ＭＯＳトランジスタのしきい電圧の和程度の時
であり、この時、このパルスでリセットされるべき他の
回路部分が安定に動作しうるかどうかは、はなはだ疑問
である。つ寸り、このパルス発生回路はその本来はたす
べき目的を十分にはたしえないと言うことができる。
発明の目的
本発明は、係る従来のパワーオンパルス発生回路の問題
点に鑑み、他の回路が十分に安定して動作できる電源電
圧状態でパルスを発生するパルス発生回路を提供するこ
とにある。
点に鑑み、他の回路が十分に安定して動作できる電源電
圧状態でパルスを発生するパルス発生回路を提供するこ
とにある。
発明の構成
本発明のパルス発生回路は、電圧降下手段とトランジス
タからなる電源電圧分圧回路と、この出力電圧レベルを
検出するセンス回路と、このセンス回路の出力状態を保
持する保持回路とを有し、保持回路の出力を前述のトラ
ンジスタへ帰還することにより、通常の回路あるいは回
路装置が安定に動作しうる電源電圧状態のとき、確実に
かつ安定にパルスを発生させることができるのである。
タからなる電源電圧分圧回路と、この出力電圧レベルを
検出するセンス回路と、このセンス回路の出力状態を保
持する保持回路とを有し、保持回路の出力を前述のトラ
ンジスタへ帰還することにより、通常の回路あるいは回
路装置が安定に動作しうる電源電圧状態のとき、確実に
かつ安定にパルスを発生させることができるのである。
６１・−ジ
実施例の説明
第２図に本発明に係るパルス発生回路の構成を示す。２
１は電圧降下用抵抗、２２はＭＯＳ）ランジスタ、２３
はセンス回路、２４はパルス発生回路、２４ａは遅延回
路、２４ｂは排他的論理和回路、２４ｃはパルス出力線
である。尚、第１図と同じ構成要素には同じ番号を付し
である。
１は電圧降下用抵抗、２２はＭＯＳ）ランジスタ、２３
はセンス回路、２４はパルス発生回路、２４ａは遅延回
路、２４ｂは排他的論理和回路、２４ｃはパルス出力線
である。尚、第１図と同じ構成要素には同じ番号を付し
である。
さて、第２図に示す本発明に係るパルス発生回路は以下
に述べるように動作する。即ち、電源投入後、電源電圧
が増加してゆくとフリップフロップ１１は、フリップフ
ロップ出力１１１ ｃ＋が高レベルになるようにセット
される。これは前述の通りである。このときＭＯＳ）ラ
ンジスタ２２は導通状態となり、センス回路２３の入力
線２２ａは抵抗２１とＭＯＳ）ランジスタ２２で電源電
圧を分圧した電圧レベルになっている。従って、抵抗２
１とＭＯＳ）ランジスタ２２の分圧比と、センス回路２
３の高レベル検出の入力レベルを適当に選ぶことにより
、他の回路部分が安定に動作しうる電源電圧状態で、セ
ンス回路２３が入力線２２ａ６１、−ジ の電圧レベルを高レベルと検出するようにできる。
に述べるように動作する。即ち、電源投入後、電源電圧
が増加してゆくとフリップフロップ１１は、フリップフ
ロップ出力１１１ ｃ＋が高レベルになるようにセット
される。これは前述の通りである。このときＭＯＳ）ラ
ンジスタ２２は導通状態となり、センス回路２３の入力
線２２ａは抵抗２１とＭＯＳ）ランジスタ２２で電源電
圧を分圧した電圧レベルになっている。従って、抵抗２
１とＭＯＳ）ランジスタ２２の分圧比と、センス回路２
３の高レベル検出の入力レベルを適当に選ぶことにより
、他の回路部分が安定に動作しうる電源電圧状態で、セ
ンス回路２３が入力線２２ａ６１、−ジ の電圧レベルを高レベルと検出するようにできる。
センス回路２３で高レベルを検出したとき、フリップフ
ロップリセット入力線１１ｄは低レベルとなり、フリッ
プフロップ１１はリセットされる。
ロップリセット入力線１１ｄは低レベルとなり、フリッ
プフロップ１１はリセットされる。
つまり、フリップフロップ出力線１１Ｃは高レベルカラ
低レベルへと変化する。
低レベルへと変化する。
また、フリップフロップ出力線１１ｃが低レベルになる
ことによってＭＯＳトランジスタ２２は非導通状態とな
り、リセット回路入力線２２ａは電源電圧と同じレベル
となる。従って、この時点で電源電圧が多少上下しても
、このパルス発生回路は安定状態となっている。
ことによってＭＯＳトランジスタ２２は非導通状態とな
り、リセット回路入力線２２ａは電源電圧と同じレベル
となる。従って、この時点で電源電圧が多少上下しても
、このパルス発生回路は安定状態となっている。
パルス発生回路２４は、フリップフロップ出力線１１ｃ
の電圧レベルの変化を検出し、遅延回路２４ａで決まる
時間幅のパルス発生する。
の電圧レベルの変化を検出し、遅延回路２４ａで決まる
時間幅のパルス発生する。
以上述べたように、電圧降下手段２１、ＭＯＳトランジ
スタ２２、センス回路２３を設けることによって、所望
の電源電圧でパルスを発生させることが可能となる。
スタ２２、センス回路２３を設けることによって、所望
の電源電圧でパルスを発生させることが可能となる。
次に、本発明に係るパルス発生回路の具体的実７１−ジ
施例を第３図に示す。
崗、第２図と同じ構成要素には同じ番号を伺しである。
第３図に示したものは一例であり、電圧降下用抵抗２１
を抵抗で作ることや、遅延回路２４ａを抵抗と容量で作
るなども可能である。また、それぞれのＭＯＳトランジ
スタのゲート長、ゲート幅も、どれ位の電源電圧レベル
でパルスを発生するか、どれ位の時間幅のパルスを発生
するかなどで当然異ってくる。
を抵抗で作ることや、遅延回路２４ａを抵抗と容量で作
るなども可能である。また、それぞれのＭＯＳトランジ
スタのゲート長、ゲート幅も、どれ位の電源電圧レベル
でパルスを発生するか、どれ位の時間幅のパルスを発生
するかなどで当然異ってくる。
第３図に示した本発明に係るパルス発生回路の実施例で
は、電源電圧２．７ｖで約２０ ｎ５ｅｃのパルスを発
生する。電源電圧２．７ｖは、３０１〜３１６はｐチャ
ネルＭＯ３）ランジスタであり、３１６〜３２９はｎチ
ャネルＭＯ３）ランジスタである。これらは共にエンハ
ンスメント型である。
は、電源電圧２．７ｖで約２０ ｎ５ｅｃのパルスを発
生する。電源電圧２．７ｖは、３０１〜３１６はｐチャ
ネルＭＯ３）ランジスタであり、３１６〜３２９はｎチ
ャネルＭＯ３）ランジスタである。これらは共にエンハ
ンスメント型である。
また３３０〜３３２は容量である。ＭＯＳトランジスタ
３０１〜３２９のチャネル長しおよびチャネル幅Ｗを次
表に示す。
３０１〜３２９のチャネル長しおよびチャネル幅Ｗを次
表に示す。
９１・−ジ
尚、しきい電圧の絶対値はいずれも０．７■である。ま
た容量３３０〜３３２はいずれもＩＰＦである。
た容量３３０〜３３２はいずれもＩＰＦである。
しきい電圧０．７■のＭＯＳ）ランジスタで作られた通
常の回路が、安定に動作しうる電圧である。
常の回路が、安定に動作しうる電圧である。
発明の効果
以上述べてきたように、本発明に係るパルス発生回路は
、他の回路が安定に動作しうる電源電圧でパルスを安定
に発生する効果を有する。また、パルスを発生する電源
電圧レベルを所望の値に設定できるという、従来にない
効果も有する。
、他の回路が安定に動作しうる電源電圧でパルスを安定
に発生する効果を有する。また、パルスを発生する電源
電圧レベルを所望の値に設定できるという、従来にない
効果も有する。
第１図は従来のパルス発生回路の回路図、第２図は、本
発明に係るパルス発生回路の回路図、第３図は、本発明
に係るパルス発生回路の具体的回路図である。 ２１・・・・・・電圧降下回路、２２・・・・・・ＭＯ
Ｓ）ランジスタ、１１・・・・・・フリップフロップ、
２３・・・・・・リセット回路、２４・・・・・・パル
ス発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
発明に係るパルス発生回路の回路図、第３図は、本発明
に係るパルス発生回路の具体的回路図である。 ２１・・・・・・電圧降下回路、２２・・・・・・ＭＯ
Ｓ）ランジスタ、１１・・・・・・フリップフロップ、
２３・・・・・・リセット回路、２４・・・・・・パル
ス発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 第１．第２の電源間に直列に挿入された電圧降下手段お
よびトランジスタからなる電源電圧分圧回路と、前記電
源電圧分圧回路の出力電圧レベルを検出するセンス回路
と、前記センス回路の出力状態を保持する保持回路とを
有し、前記保持回路の出力を前記トランジスタに帰還す
ることを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020682A JPS59147537A (ja) | 1983-02-10 | 1983-02-10 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020682A JPS59147537A (ja) | 1983-02-10 | 1983-02-10 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147537A true JPS59147537A (ja) | 1984-08-23 |
Family
ID=12033944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020682A Pending JPS59147537A (ja) | 1983-02-10 | 1983-02-10 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147537A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163128A (ja) * | 1986-01-13 | 1987-07-18 | Toshiba Corp | 電源電圧検出保持回路 |
| JPH01123521A (ja) * | 1987-11-06 | 1989-05-16 | Nec Ic Microcomput Syst Ltd | パワーオン信号発生回路 |
| JP2001320265A (ja) * | 2000-05-12 | 2001-11-16 | Mitsubishi Electric Corp | 内部初期化回路 |
-
1983
- 1983-02-10 JP JP58020682A patent/JPS59147537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163128A (ja) * | 1986-01-13 | 1987-07-18 | Toshiba Corp | 電源電圧検出保持回路 |
| JPH01123521A (ja) * | 1987-11-06 | 1989-05-16 | Nec Ic Microcomput Syst Ltd | パワーオン信号発生回路 |
| JP2001320265A (ja) * | 2000-05-12 | 2001-11-16 | Mitsubishi Electric Corp | 内部初期化回路 |
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