JPH01124716U - - Google Patents

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JPH01124716U
JPH01124716U JP2045488U JP2045488U JPH01124716U JP H01124716 U JPH01124716 U JP H01124716U JP 2045488 U JP2045488 U JP 2045488U JP 2045488 U JP2045488 U JP 2045488U JP H01124716 U JPH01124716 U JP H01124716U
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JP
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signal
circuit
output circuit
clock signal
pulse
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  • Manipulation Of Pulses (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例を示す回路図、第2
図、第3図、及び第4図は第1図の各部波形を示
すタイミングチヤート、第5図はクロツク信号に
対する遅延信号の遅延量を示す図面である。 21……パルス信号出力回路、26……変換電
圧出力回路、27……演算増幅器、47……遅延
信号出力回路、48……EXOR回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) クロツク信号を遅延して遅延信号を出力す
    る遅延信号出力回路と、一方のパルス幅が前記ク
    ロツク信号に対する前記遅延信号の遅延量とされ
    、且つ各パルス幅の加算量が前記クロツク信号の
    1/2周期とされ、且つ各周期が前記クロツク信
    号と同一周期とされた第1のパルス信号及び第2
    のパルス信号を出力するパルス信号出力回路と、
    前記第1のパルス信号のパルス幅に応じた第1の
    変換電圧を出力し、且つ前記第2のパルス信号の
    パルス幅に応じた第2の変換電圧を出力する変換
    電圧出力回路と、前記遅延量を前記クロツク信号
    の1/4周期とすべく、前記第1の変換電圧及び
    前記第2の変換電圧の差に応じた制御電圧を前記
    遅延信号出力回路に帰還する制御電圧出力回路と
    、前記クロツク信号及び前記遅延信号の排他的論
    理和によつて、前記クロツク信号の逓倍信号を出
    力する逓倍信号出力回路とを設けたことを特徴と
    する逓倍回路。 (2) 前記遅延信号出力回路は、前記クロツク信
    号を積分すべく、前記クロツク信号のラインに並
    列接続された複数の抵抗及びコンデンサより成る
    積分回路と、前記制御電圧のレベルを比較すべく
    前記制御電圧のラインに並列接続された複数の比
    較回路と、前記積分回路の時定数を変えるべく前
    記複数の抵抗に各々直列接続され、前記比較回路
    の比較信号によつて駆動される複数のMOS―F
    ETより成ることを特徴とする請求項(1)記載の
    逓倍回路。 (3) 前記パルス信号出力回路及び前記逓倍信号
    出力回路は論理回路より成ることを特徴とする請
    求項(1)記載の逓倍回路。
JP2045488U 1988-02-18 1988-02-18 Pending JPH01124716U (ja)

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