JPS6372937U - - Google Patents

Description

【図面の簡単な説明】

第１図は、この考案の位相比較器の第一実施例
を示す回路図、第２図は、この考案の位相比較器
と共に用いて好適なタイミング抽出回路を示す図
、第３図Ａ〜Ｇは、この考案の第一実施例の位相
比較器の動作説明に供するタイミングチヤート、
第４図は、この考案の位相比較器の第二実施例を
示す回路図、第５図は、この考案の位相比較器の
第三実施例を示す回路図、第６図は、この考案の
位相比較器の第三実施例を示す回路図である。 １１，１３…位相比較器の入力端子、２０…パ
ルス発生回路、２１，２３…論理積回路、２５…
インバータ、４０…制御信号発生回路、４１…第
一スイツチ素子、４３…第二スイツチ素子、５１
…第一抵坑器、５３…第二抵抗器、５５…抵抗器
、５７…コンデンサ、６１…出力端子、１０１…
コンデンサ、１０３…演算増幅器。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 電圧制御発振器からの出力信号と、連続又
   はバースト状のデイジタル信号とから制御信号を
   出力するための位相比較器において、 デイジタル信号に対する出力信号の位相の進み
   及び遅れを表わす進みパルス及び遅れパルスを発
   生するパルス発生回路と、 第一及び第二基準電圧点間に設けられ前記進み
   パルス及び遅れパルスに対応して電圧レベルが変
   動される制御信号を出力する制御信号出力回路と
   を具えたことを特徴とする位相比較器。 (2) 前記制御信号出力回路は、前記第一基準電
   圧点に一方の端子が接続され前記進みパルスによ
   つてオン・オフされる第一スイツチ素子及び前記
   第二基準電圧点に一方の端子が接続され前記遅れ
   パルスによつてオン・オフされる第二スイツチ素
   子の直列回路と、 前記第一及び第二スイツチ素子の接続点に接続
   され制御信号を出力する積分回路と を具えることを特徴とする実用新案登録請求の範
   囲第１項記載の位相比較器。