JPH0112552Y2 - - Google Patents
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- Publication number
- JPH0112552Y2 JPH0112552Y2 JP1981063391U JP6339181U JPH0112552Y2 JP H0112552 Y2 JPH0112552 Y2 JP H0112552Y2 JP 1981063391 U JP1981063391 U JP 1981063391U JP 6339181 U JP6339181 U JP 6339181U JP H0112552 Y2 JPH0112552 Y2 JP H0112552Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- voltage
- drain electrode
- circuit
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は、MOS−FETを用いたアナログスイ
ツチ回路の改良に関するものであつて、比較的高
周波領域で動作させることができ、オフ時におけ
るリーク電流の小さな回路を提供するものであ
る。
ツチ回路の改良に関するものであつて、比較的高
周波領域で動作させることができ、オフ時におけ
るリーク電流の小さな回路を提供するものであ
る。
アナログ信号をスイツチングするのにあたつ
て、各種のアナログスイツチ回路が用いられてい
る。
て、各種のアナログスイツチ回路が用いられてい
る。
このようなアナログスイツチ回路の一種に、
MOS−FET（Metal Oxide Semiconductor−
Field Effect Transistor）を用いたものがある。
MOS−FETは、オン時にトランジスタのような
残留電圧や駆動側からの電流もれなどがほとんど
ないこと、オフ時のインピーダンスが機械的スイ
ツチ素子の絶縁抵抗と同程度と非常に大きいこ
と、スイツチのオンオフ制御は電圧のみでよく低
電力の回路が使えることなどの利点がある。しか
し、ボデイ電極をオープンにした状態でスイツチ
素子として使用すると、高周波信号に対するオフ
アイソレーシヨンが悪化するとともにゲート電極
とボデイ電極間のストレイ容量が悪影響を及ぼす
ことになり、Ｎ形MOS−FETのボデイ電極をソ
ース電極と接続した状態でスイツチ素子として使
用すると、オフ時においてソース電極がドレイン
電極より高電圧の場合にはドレイン電極とボデイ
電極間のPN接合が順方向にバイアスされてソー
ス電極とドレイン電極との間に大きなリーク電流
が流れることになる。
MOS−FET（Metal Oxide Semiconductor−
Field Effect Transistor）を用いたものがある。
MOS−FETは、オン時にトランジスタのような
残留電圧や駆動側からの電流もれなどがほとんど
ないこと、オフ時のインピーダンスが機械的スイ
ツチ素子の絶縁抵抗と同程度と非常に大きいこ
と、スイツチのオンオフ制御は電圧のみでよく低
電力の回路が使えることなどの利点がある。しか
し、ボデイ電極をオープンにした状態でスイツチ
素子として使用すると、高周波信号に対するオフ
アイソレーシヨンが悪化するとともにゲート電極
とボデイ電極間のストレイ容量が悪影響を及ぼす
ことになり、Ｎ形MOS−FETのボデイ電極をソ
ース電極と接続した状態でスイツチ素子として使
用すると、オフ時においてソース電極がドレイン
電極より高電圧の場合にはドレイン電極とボデイ
電極間のPN接合が順方向にバイアスされてソー
ス電極とドレイン電極との間に大きなリーク電流
が流れることになる。
本考案は、これらの欠点を解除するために、
MOS−FETを用いたアナログスイツチ回路にお
いて、ソース電極（ドレイン電極）とボデイ電極
は共通電位点に接続され、ドレイン電極（ソース
電極）には入力信号を分圧する分圧回路の出力端
子が接続され、ゲート電極には駆動信号の入力端
子が接続され、前記分圧回路はドレイン電極（ソ
ース電極）とボデイ電極とのPN接合の順方向電
圧よりも小さな分圧出力をドレイン電極（ソース
電極）に加えるように構成されたことを特徴とす
る。
MOS−FETを用いたアナログスイツチ回路にお
いて、ソース電極（ドレイン電極）とボデイ電極
は共通電位点に接続され、ドレイン電極（ソース
電極）には入力信号を分圧する分圧回路の出力端
子が接続され、ゲート電極には駆動信号の入力端
子が接続され、前記分圧回路はドレイン電極（ソ
ース電極）とボデイ電極とのPN接合の順方向電
圧よりも小さな分圧出力をドレイン電極（ソース
電極）に加えるように構成されたことを特徴とす
る。
以下、図面を用いて詳細に説明する。
第１図は、本考案の一実施例を示す回路図であ
つて、Tiはアナログ信号の入力端子、Toはアナ
ログ信号の出力端子、Tdは駆動信号の入力端子、
Ra，Rbは分圧回路を構成する抵抗、Ｑはエンハ
ンスメント形のMOS−FET（以下FETという）
である。
つて、Tiはアナログ信号の入力端子、Toはアナ
ログ信号の出力端子、Tdは駆動信号の入力端子、
Ra，Rbは分圧回路を構成する抵抗、Ｑはエンハ
ンスメント形のMOS−FET（以下FETという）
である。
入力端子Tiと共通電位点との間には、抵抗
RaRbの直列回路よりなる分圧回路が接続されて
いる。出力端子ToおよびFETのドレイン電極Ｄ
は分圧回路を構成する抵抗RaとRbの接続点に接
続され、ゲート電極Ｇは駆動信号の入力端子Td
に接続され、ソース電極Ｓとボデイ電極Ｂとは共
通電位点に接続されている。
RaRbの直列回路よりなる分圧回路が接続されて
いる。出力端子ToおよびFETのドレイン電極Ｄ
は分圧回路を構成する抵抗RaとRbの接続点に接
続され、ゲート電極Ｇは駆動信号の入力端子Td
に接続され、ソース電極Ｓとボデイ電極Ｂとは共
通電位点に接続されている。
第２図は、第１図におけるFETの等価回路図
であつて、ボデイ電極Ｂはドレイン電極Ｄおよび
ソース電極Ｓに対してそれぞれ順方向特性を有し
ている。
であつて、ボデイ電極Ｂはドレイン電極Ｄおよび
ソース電極Ｓに対してそれぞれ順方向特性を有し
ている。
再び第１図において、第２図に示すように、ボ
デイ電極Ｂはドレイン電極Ｄに対して順方向特性
を持つているので、ボデイ電極Ｂおよびソース電
極Ｓを共通にして共通電位点に接続すると、オフ
時にドレイン電極Ｄの電位が共通電位点の電位よ
りも一定以上の負レベルになることによりボデイ
電極Ｂとドレイン電極Ｄ間のPN接合が順方向に
バイアスされることになり、ドレイン電極Ｄとソ
ース電極Ｓ間に大きなリーク電流が流れることに
なる。そこで、本考案では、入力端子Tiに加え
られるアナログ信号の絶対値をPN接合の順方向
電圧よりも小さな値に分圧してドレイン電極Ｄに
加えるように分圧抵抗Ra，Rbの値を選定してい
る。分圧抵抗Ra，Rbの相対値はリーク電流に着
目して選定するが、絶対値はFETのオン抵抗の
温度特性および出力端子Toに接続される次段の
増幅器の入力抵抗に基づいて定めればよい。
デイ電極Ｂはドレイン電極Ｄに対して順方向特性
を持つているので、ボデイ電極Ｂおよびソース電
極Ｓを共通にして共通電位点に接続すると、オフ
時にドレイン電極Ｄの電位が共通電位点の電位よ
りも一定以上の負レベルになることによりボデイ
電極Ｂとドレイン電極Ｄ間のPN接合が順方向に
バイアスされることになり、ドレイン電極Ｄとソ
ース電極Ｓ間に大きなリーク電流が流れることに
なる。そこで、本考案では、入力端子Tiに加え
られるアナログ信号の絶対値をPN接合の順方向
電圧よりも小さな値に分圧してドレイン電極Ｄに
加えるように分圧抵抗Ra，Rbの値を選定してい
る。分圧抵抗Ra，Rbの相対値はリーク電流に着
目して選定するが、絶対値はFETのオン抵抗の
温度特性および出力端子Toに接続される次段の
増幅器の入力抵抗に基づいて定めればよい。
このように構成することにより、前述のような
ボデイ電極をオープンにした状態で使用する場合
の欠点およびボデイ電極をソース電極と接続した
状態で使用する場合の欠点を解決することができ
る。
ボデイ電極をオープンにした状態で使用する場合
の欠点およびボデイ電極をソース電極と接続した
状態で使用する場合の欠点を解決することができ
る。
第３図は、本考案に係るアナログスイツチ回路
を用いた同期整流回路の具体例を示す回路図であ
つて、第１図と同等部分には同一符号を付してい
る。
を用いた同期整流回路の具体例を示す回路図であ
つて、第１図と同等部分には同一符号を付してい
る。
第３図において、OSCは定振幅発振器、MPは
励磁コイルW1と検出コイルW2との間の相互イン
ダクタンスの変化を利用した磁気変位変換器、
A1，A2は交流増幅器、A3は直流増幅器、Ｃはコ
ンデンサ、OUTは出力端子である。
励磁コイルW1と検出コイルW2との間の相互イン
ダクタンスの変化を利用した磁気変位変換器、
A1，A2は交流増幅器、A3は直流増幅器、Ｃはコ
ンデンサ、OUTは出力端子である。
定振幅発振器OSCは、一定振幅の正弦波信号ea
を送出するものであつて、磁気変位変換器MPの
励磁コイルW1に加えられるとともに、交流増幅
器A1を介してFETのゲート電極Ｇにも加えられ
る。本実施例では、約50kHzの信号を送出するよ
うに構成されている。磁気変位変換器MPは、移
動する変換対象の位置に応じて振幅が変化する正
弦波信号eaと同期した出力信号e1を発生する。こ
の出力信号e1は交流増幅器A2で所定の大きさ
e1′に増幅された後、コンデンサＣを介して抵抗
Ra，Rbの直列回路よりなる分圧回路に加えられ
る。これにより、分圧回路には、信号e1′中の直
流成分が除かれた信号e2が加えられることにな
る。FETは、交流増幅器A1の出力信号egにより
駆動され、出力信号egが正極性の時はオンとな
り、負極性の時はオフとなる。これにより、抵抗
Ra，Rbよりなる分圧回路を介してFETのドレイ
ン電極Ｄに加えられる信号e3は、半波整流信号と
なる。この半波整流信号e3は直流増幅器A3で増
幅され、出力端子OUTに送出される。ここで、
直流増幅器A3の非反転入力端子は共通電位点に
接続されているものと考えることができるので、
分圧回路は第１図と同様に機能することになる。
を送出するものであつて、磁気変位変換器MPの
励磁コイルW1に加えられるとともに、交流増幅
器A1を介してFETのゲート電極Ｇにも加えられ
る。本実施例では、約50kHzの信号を送出するよ
うに構成されている。磁気変位変換器MPは、移
動する変換対象の位置に応じて振幅が変化する正
弦波信号eaと同期した出力信号e1を発生する。こ
の出力信号e1は交流増幅器A2で所定の大きさ
e1′に増幅された後、コンデンサＣを介して抵抗
Ra，Rbの直列回路よりなる分圧回路に加えられ
る。これにより、分圧回路には、信号e1′中の直
流成分が除かれた信号e2が加えられることにな
る。FETは、交流増幅器A1の出力信号egにより
駆動され、出力信号egが正極性の時はオンとな
り、負極性の時はオフとなる。これにより、抵抗
Ra，Rbよりなる分圧回路を介してFETのドレイ
ン電極Ｄに加えられる信号e3は、半波整流信号と
なる。この半波整流信号e3は直流増幅器A3で増
幅され、出力端子OUTに送出される。ここで、
直流増幅器A3の非反転入力端子は共通電位点に
接続されているものと考えることができるので、
分圧回路は第１図と同様に機能することになる。
第４図は、このような動作を説明するための波
形図であつて、ａは磁気変位変換器MPから送出
される出力信号e1を示し、ｂはコンデンサＣを介
して分圧回路に加えられる信号e2を示し、ｃは交
流増幅器A1を介してFETのゲート電極Ｇに加え
られる信号egを示し、ｄは分圧回路で分圧されて
FETに加えられる信号e3を示し、ｅは直流増幅
器e3を介して出力端子OUTに送出される出力信
号e4を示している。本実施例において、磁気変位
変換器MPからは、変換対象が０，100％に位置
した状態で40mV（ｐ−ｐ）となつて50％に位置
した状態でOmVとなり、０〜50％に位置した状
態と50〜100％に位置した状態とでは位相が180度
異なる出力信号e1が送出される。交流増幅器A2
のゲインは約23に設定されている。コンデンサＣ
としては、0.01uFの静電容量のものを用いてい
る。このコンデンサＣの50kHzにおけるインピー
ダンスは約300Ωとなる。分圧回路を構成する抵
抗Ra，Rbの抵抗値は、分圧電圧e3の絶対値を
200mV以下に抑えるように選定されていて、Ra
＝33kΩ、Rb＝22kΩに選定されている。また、
分圧回路の抵抗値をこのように選定することによ
り、FETのオン抵抗の温度変動分を＋５Ω／10
℃とすると、この温度変動分による影響を0.02
％／10℃以下に抑えることもできる。
形図であつて、ａは磁気変位変換器MPから送出
される出力信号e1を示し、ｂはコンデンサＣを介
して分圧回路に加えられる信号e2を示し、ｃは交
流増幅器A1を介してFETのゲート電極Ｇに加え
られる信号egを示し、ｄは分圧回路で分圧されて
FETに加えられる信号e3を示し、ｅは直流増幅
器e3を介して出力端子OUTに送出される出力信
号e4を示している。本実施例において、磁気変位
変換器MPからは、変換対象が０，100％に位置
した状態で40mV（ｐ−ｐ）となつて50％に位置
した状態でOmVとなり、０〜50％に位置した状
態と50〜100％に位置した状態とでは位相が180度
異なる出力信号e1が送出される。交流増幅器A2
のゲインは約23に設定されている。コンデンサＣ
としては、0.01uFの静電容量のものを用いてい
る。このコンデンサＣの50kHzにおけるインピー
ダンスは約300Ωとなる。分圧回路を構成する抵
抗Ra，Rbの抵抗値は、分圧電圧e3の絶対値を
200mV以下に抑えるように選定されていて、Ra
＝33kΩ、Rb＝22kΩに選定されている。また、
分圧回路の抵抗値をこのように選定することによ
り、FETのオン抵抗の温度変動分を＋５Ω／10
℃とすると、この温度変動分による影響を0.02
％／10℃以下に抑えることもできる。
なお、上記実施例では、ソース電極Ｓとボデイ
電極Ｂとを共通電位点に接続してドレイン電極Ｄ
に分圧回路の分圧信号を加える例について示した
が、ソース電極Ｓとドレイン電極Ｄの接続を入れ
替えても同様の効果が得られる。
電極Ｂとを共通電位点に接続してドレイン電極Ｄ
に分圧回路の分圧信号を加える例について示した
が、ソース電極Ｓとドレイン電極Ｄの接続を入れ
替えても同様の効果が得られる。
また、上記実施例では、本考案に係るアナログ
スイツチ回路を同期整流回路に用いる例について
説明したが、他の回路にも用いることができるこ
とはいうまでもない。
スイツチ回路を同期整流回路に用いる例について
説明したが、他の回路にも用いることができるこ
とはいうまでもない。
以上説明したように、本考案によれば、比較的
高周波領域で用いることができ、オフ時における
リーク電流の小さなMOS−FETを用いたアナロ
グスイツチ回路が実現でき、各種の電子回路に好
適である。
高周波領域で用いることができ、オフ時における
リーク電流の小さなMOS−FETを用いたアナロ
グスイツチ回路が実現でき、各種の電子回路に好
適である。
第１図は本考案の一実施例を示す回路図、第２
図は第１図の等価回路図、第３図は本考案に係る
アナログスイツチ回路を用いた同期整流回路の具
体例を示す回路図、第４図は第３図の動作を説明
するための波形図である。 Ｑ……MOS−FET、Ra，Rb……抵抗。
図は第１図の等価回路図、第３図は本考案に係る
アナログスイツチ回路を用いた同期整流回路の具
体例を示す回路図、第４図は第３図の動作を説明
するための波形図である。 Ｑ……MOS−FET、Ra，Rb……抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 MOS−FETを用いたアナログスイツチ回路に
おいて、 ソース電極（ドレイン電極）とボデイ電極は共
通電位点に接続され、 ドレイン電極（ソース電極）には入力信号を分
圧する分圧回路の出力端子が接続され、 ゲート電極には駆動信号の入力端子が接続さ
れ、 前記分圧回路はドレイン電極（ソース電極）と
ボデイ電極とのPN接合の順方向電圧よりも小さ
な分圧出力をドレイン電極（ソース電極）に加え
るように構成されたことを特徴とするアナログス
イツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981063391U JPH0112552Y2 (ja) | 1981-04-30 | 1981-04-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981063391U JPH0112552Y2 (ja) | 1981-04-30 | 1981-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176741U JPS57176741U (ja) | 1982-11-09 |
| JPH0112552Y2 true JPH0112552Y2 (ja) | 1989-04-12 |
Family
ID=29859514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981063391U Expired JPH0112552Y2 (ja) | 1981-04-30 | 1981-04-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0112552Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602876B2 (ja) * | 1978-09-13 | 1985-01-24 | 日本電気株式会社 | 半導体整流回路 |
-
1981
- 1981-04-30 JP JP1981063391U patent/JPH0112552Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176741U (ja) | 1982-11-09 |
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