JPH0219649B2 - - Google Patents
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- Publication number
- JPH0219649B2 JPH0219649B2 JP55110195A JP11019580A JPH0219649B2 JP H0219649 B2 JPH0219649 B2 JP H0219649B2 JP 55110195 A JP55110195 A JP 55110195A JP 11019580 A JP11019580 A JP 11019580A JP H0219649 B2 JPH0219649 B2 JP H0219649B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- circuit
- input
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、パルス発生回路に関する。
従来より、略50％のパルス幅デユーテイを有す
るパルスf1から1/2倍周期のパルスf2（＝2f1）を形
成する回路は提案されるが、出力パルスf2のパル
ス幅デユーテイを精度良く略50％に設定すること
は、素子のバラツキ、特性変動等により困難であ
る。すなわち、入力パルスと、この入力パルスを
遅延させたパルスとの排他的論理和をとることに
より、1/2倍周期のパルスを形成することが考え
られるが、1/2倍周期の出力パルスf2のパルス幅
デユーテイを50％とするためには、排他的論理回
路における入力スレツシヨルド電圧の下に遅延パ
ルスを精度良く入力パルスに対して1/4周期遅ら
せる必要があるからである。
るパルスf1から1/2倍周期のパルスf2（＝2f1）を形
成する回路は提案されるが、出力パルスf2のパル
ス幅デユーテイを精度良く略50％に設定すること
は、素子のバラツキ、特性変動等により困難であ
る。すなわち、入力パルスと、この入力パルスを
遅延させたパルスとの排他的論理和をとることに
より、1/2倍周期のパルスを形成することが考え
られるが、1/2倍周期の出力パルスf2のパルス幅
デユーテイを50％とするためには、排他的論理回
路における入力スレツシヨルド電圧の下に遅延パ
ルスを精度良く入力パルスに対して1/4周期遅ら
せる必要があるからである。
この発明の目的は、略50％のパルス幅デユーテ
イを有する出力パルスが得られるパルス発生回路
を提供することにある。
イを有する出力パルスが得られるパルス発生回路
を提供することにある。
この発明は、略50％のパルス幅デユーテイを有
する入力パルスを遅延させたパルスと、入力パル
スとを排他的論理和回路に入力して短い周期の出
力パルスを形成するとともに、この出力パルスと
入力パルスとの論理積出力を平滑して、出力パル
スのパルス幅デユーテイを略50％とするために設
定された所定の基準電圧との差を検出して、上記
遅延時間を制御する負帰還ループを設けるもので
ある。
する入力パルスを遅延させたパルスと、入力パル
スとを排他的論理和回路に入力して短い周期の出
力パルスを形成するとともに、この出力パルスと
入力パルスとの論理積出力を平滑して、出力パル
スのパルス幅デユーテイを略50％とするために設
定された所定の基準電圧との差を検出して、上記
遅延時間を制御する負帰還ループを設けるもので
ある。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
この実施例回路は、略50％のパルス幅デユーテ
イの入力パルスf1と、この遅延パルスf1dとを排他
的論理和回路EXに入力して、1/2倍周期の出力パ
ルスf2を形成するにあたり、出力パルスf2のパル
ス幅デユーテイを略50％に自動調整するため、遅
延パルスf1dは、可変遅延回路１により形成する
とともに、出力パルスf2と入力パルスf1との論理
積をANDゲート回路Ｇで形成して平滑回路２で
直流化する。そして、所定の基準電圧Vrefと平滑
電圧VDとを電圧比較回路Ａで比較して、その出
力により可変遅延回路１を制御する。このため、
可変遅延回路１は、直列接続された抵抗R1と可
変抵抗手段としてのMOSFET（絶縁ゲート型電
界効果トランジスタ）Ｑと、コンデンサC1とで
構成された積分回路を用いるものであり、
MOSFETQのゲートに電圧比較回路Ａの出力が
印加され、負帰還ループを構成する。また、電圧
比較回路Ａの基準電圧Vrefは、出力パルスf2のパ
ルス幅デユーテイが50％のときの平滑電圧VDと
一致するように設定される。
イの入力パルスf1と、この遅延パルスf1dとを排他
的論理和回路EXに入力して、1/2倍周期の出力パ
ルスf2を形成するにあたり、出力パルスf2のパル
ス幅デユーテイを略50％に自動調整するため、遅
延パルスf1dは、可変遅延回路１により形成する
とともに、出力パルスf2と入力パルスf1との論理
積をANDゲート回路Ｇで形成して平滑回路２で
直流化する。そして、所定の基準電圧Vrefと平滑
電圧VDとを電圧比較回路Ａで比較して、その出
力により可変遅延回路１を制御する。このため、
可変遅延回路１は、直列接続された抵抗R1と可
変抵抗手段としてのMOSFET（絶縁ゲート型電
界効果トランジスタ）Ｑと、コンデンサC1とで
構成された積分回路を用いるものであり、
MOSFETQのゲートに電圧比較回路Ａの出力が
印加され、負帰還ループを構成する。また、電圧
比較回路Ａの基準電圧Vrefは、出力パルスf2のパ
ルス幅デユーテイが50％のときの平滑電圧VDと
一致するように設定される。
なお、平滑回路２は、抵抗R2とコンデンサC2
とで構成され、この抵抗R2とコンデンサC2との
時定数は、出力パルスf1の周期より十分大きく設
定される。
とで構成され、この抵抗R2とコンデンサC2との
時定数は、出力パルスf1の周期より十分大きく設
定される。
この実施例回路の動作は、第２図に示す波形図
を参照して、次に説明する。
を参照して、次に説明する。
入力パルスf1の遅延出力f1dに対して、排他的論
理和回路EXのロジツクスレツシヨルド電圧VTが
同図一点鎖線で示すようであると、その出力に
は、1/2倍周期であつて、50％のパルス幅デユー
テイを有する出力パルスf2が得られる。
理和回路EXのロジツクスレツシヨルド電圧VTが
同図一点鎖線で示すようであると、その出力に
は、1/2倍周期であつて、50％のパルス幅デユー
テイを有する出力パルスf2が得られる。
しかし、素子のバラツキ、特性の変動等により
遅延出力f1d、ロジツクスレツシヨルド電圧VTを
上述のように設定することは、極めて困難であ
る。例えば、ロジツクスレツシヨルド電圧VTが
遅延出力f1dの下に、同図点線で示す電圧VT′のよ
うなバラツキ、ないし変動を生じると、このとき
の出力パルスf2′は、入力パルスf1の前半周期では
パルス幅が小さく、後半周期ではパルス幅が大き
くなつてしまう。
遅延出力f1d、ロジツクスレツシヨルド電圧VTを
上述のように設定することは、極めて困難であ
る。例えば、ロジツクスレツシヨルド電圧VTが
遅延出力f1dの下に、同図点線で示す電圧VT′のよ
うなバラツキ、ないし変動を生じると、このとき
の出力パルスf2′は、入力パルスf1の前半周期では
パルス幅が小さく、後半周期ではパルス幅が大き
くなつてしまう。
そこで、この実施例回路では、ANDゲート回
路Ｇにより、パルス幅の小さくなつた前半周期の
出力パルスf1′のみを取り出して平滑した電圧VD
を形成し、基準電圧Vrefと電圧比較回路Ａで差の
増幅出力を得るものである。ここで、基準電圧
Vrefは、出力パルスf2のパルス幅デユーテイが50
％のときの平滑電圧に一致するように設定されて
いる。したがつて、電圧比較回路Ａは、その差、
言い換えれば、出力パルスf2のパルス幅の変動分
を検出することができる。
路Ｇにより、パルス幅の小さくなつた前半周期の
出力パルスf1′のみを取り出して平滑した電圧VD
を形成し、基準電圧Vrefと電圧比較回路Ａで差の
増幅出力を得るものである。ここで、基準電圧
Vrefは、出力パルスf2のパルス幅デユーテイが50
％のときの平滑電圧に一致するように設定されて
いる。したがつて、電圧比較回路Ａは、その差、
言い換えれば、出力パルスf2のパルス幅の変動分
を検出することができる。
この実施例回路では、上述のように前半周期の
パルス幅が小さくなつたときには、その平滑電圧
VDが基準電圧Vrefより小さくなり、出力電圧を負
方向に変化させて、MOSFETQのオン抵抗を大
きくするものである。したがつて、遅延回路１の
遅延出力は、二点鎖線f1d′に示すように遅延時間
が大きくなつて、ロジツクスレツシヨルド電圧
VT′に対応して変化するため、自動的に出力パル
スf2のパルス幅デユーテイが略50％になるように
調整することができる。
パルス幅が小さくなつたときには、その平滑電圧
VDが基準電圧Vrefより小さくなり、出力電圧を負
方向に変化させて、MOSFETQのオン抵抗を大
きくするものである。したがつて、遅延回路１の
遅延出力は、二点鎖線f1d′に示すように遅延時間
が大きくなつて、ロジツクスレツシヨルド電圧
VT′に対応して変化するため、自動的に出力パル
スf2のパルス幅デユーテイが略50％になるように
調整することができる。
また、逆ロジツクスレツシヨルド電圧VTが大
きくなると、遅延出力f1dの遅延時間を小さくす
るように作用して、出力パルスf2のパルス幅を略
50％とするように自動修正するものである。
きくなると、遅延出力f1dの遅延時間を小さくす
るように作用して、出力パルスf2のパルス幅を略
50％とするように自動修正するものである。
このことは、可変遅延回路１による初期的な遅
延時間のバラツキ等に対しても同様に自動修正す
るものである。
延時間のバラツキ等に対しても同様に自動修正す
るものである。
この発明は、前記実施例に限定されず、入力パ
ルスf1の後半周期の出力パルスf2を平滑した場合
には、電圧比較回路Ａを反転増幅動作させるよう
に、平滑電圧VDを反転入力端子(-)に印加し、基
準電圧Vrefを非反転入力端子(+)に印加するもの
とすればよい。そして、基準電圧Vrefを可変定電
圧として、出力パルスf2のパルス幅デユーテイが
50％になるように基準電圧Vrefを微調整するもの
としてもよい。
ルスf1の後半周期の出力パルスf2を平滑した場合
には、電圧比較回路Ａを反転増幅動作させるよう
に、平滑電圧VDを反転入力端子(-)に印加し、基
準電圧Vrefを非反転入力端子(+)に印加するもの
とすればよい。そして、基準電圧Vrefを可変定電
圧として、出力パルスf2のパルス幅デユーテイが
50％になるように基準電圧Vrefを微調整するもの
としてもよい。
さらに、可変遅延回路１は、固定的遅延時間を
形成するインバータ回路等を含むものであつても
よい。そして、可変遅延時間を得るための可変抵
抗手段としては、他の可変抵抗素子又は可変抵抗
回路を利用するものであつてもよい。
形成するインバータ回路等を含むものであつても
よい。そして、可変遅延時間を得るための可変抵
抗手段としては、他の可変抵抗素子又は可変抵抗
回路を利用するものであつてもよい。
さらに、平滑回路２の具体的回路構成は、種々
変形できるものである。
変形できるものである。
このパルス発生回路は、素子バラツキの大きな
モノリシツクIC回路において、略50％のデユー
テイの短い周期パルスを形成する回路として特に
有役なものとなろう。
モノリシツクIC回路において、略50％のデユー
テイの短い周期パルスを形成する回路として特に
有役なものとなろう。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作波形図である。 １…可変遅延回路、２…平滑回路。
第２図は、その動作波形図である。 １…可変遅延回路、２…平滑回路。
Claims (1)
- 【特許請求の範囲】 １ 入力パルス信号を入力として受ける可変遅延
回路と、上記入力パルス信号及び上記遅延回路か
らの遅延信号とを受けかかる入力パルス信号の立
上りと立下りに同期した短周期の出力パルス信号
を形成する第１ゲート手段と、 上記入力パルス信号の前半周期もしくは後半周
期毎に上期出力パルス信号と対応された出力パル
ス信号を形成する第２ゲート手段と、 上記第２ゲート手段の出力パルス信号を入力と
して受ける平滑回路と、 を備え、 上記第１ゲート手段の出力パルス信号のパルス
幅デユーテイが略50％となるように上記平滑回路
の出力にもとづいて上記可変遅延回路の遅延特性
を制御せしめるようにしてなることを特徴とする
パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11019580A JPS5735415A (en) | 1980-08-13 | 1980-08-13 | Double period pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11019580A JPS5735415A (en) | 1980-08-13 | 1980-08-13 | Double period pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735415A JPS5735415A (en) | 1982-02-26 |
| JPH0219649B2 true JPH0219649B2 (ja) | 1990-05-02 |
Family
ID=14529452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11019580A Granted JPS5735415A (en) | 1980-08-13 | 1980-08-13 | Double period pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735415A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237610A (ja) * | 1987-03-25 | 1988-10-04 | Nec Corp | 半導体集積回路 |
| JP4729251B2 (ja) * | 2003-11-28 | 2011-07-20 | 株式会社アドバンテスト | 高周波遅延回路、及び試験装置 |
| JP4350133B2 (ja) | 2007-02-19 | 2009-10-21 | 富士通株式会社 | 送信回路および無線伝送装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425657A (en) * | 1977-07-29 | 1979-02-26 | Hitachi Ltd | Waveform conversion circuit |
-
1980
- 1980-08-13 JP JP11019580A patent/JPS5735415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735415A (en) | 1982-02-26 |
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