JPH01125984A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01125984A JPH01125984A JP62283274A JP28327487A JPH01125984A JP H01125984 A JPH01125984 A JP H01125984A JP 62283274 A JP62283274 A JP 62283274A JP 28327487 A JP28327487 A JP 28327487A JP H01125984 A JPH01125984 A JP H01125984A
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- Japan
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- gate
- type
- undoped
- gaas
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- Recrystallisation Techniques (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高速、高周波なトランジスタ形成技術に係
り、特に、ソース・ゲート抵抗低減に好適な半導体装置
とその製造方法に関する。
り、特に、ソース・ゲート抵抗低減に好適な半導体装置
とその製造方法に関する。
従来、砒化ガリウム（Ｇ ａ Ａ ｓ ） ＊アルミニ
ウム砒化ガリウム（ＡｊｌＧａＡｓ）のへテロ接合を用
いる電界効果型トランジスタ（たとえば、宇佐用。
ウム砒化ガリウム（ＡｊｌＧａＡｓ）のへテロ接合を用
いる電界効果型トランジスタ（たとえば、宇佐用。
三島 電子情報通信学会 論文誌 ＣＶｏｆｌ。
Ｊ７０−ＣＮａ５ ｐｐ、 ７１６−７２３ １９８
７年５月）では、ソース・ゲート間寄生抵抗 Ｒ１を低
減するすことがデバイス性能向上のキーポイントである
。
７年５月）では、ソース・ゲート間寄生抵抗 Ｒ１を低
減するすことがデバイス性能向上のキーポイントである
。
上記従来技術においては、ヘテロ接合が存在する場合の
ソース・ゲート抵抗Ｒｓｔを低減する方法として、ｎ型
ＡｆｌＧａＡｓ上に厚い（〜１６０ｎｍ）ｎ＋ＧａＡｇ
キャップ層を形成していた。
ソース・ゲート抵抗Ｒｓｔを低減する方法として、ｎ型
ＡｆｌＧａＡｓ上に厚い（〜１６０ｎｍ）ｎ＋ＧａＡｇ
キャップ層を形成していた。
しかしながら、上記従来技術においては、ｎ＋Ｇ ａ
Ａ ｓ キャップ層とｎ型ＡｌＧａＡｓとの間に比接
触抵抗Ｒｃが生じ、大幅なソース・ゲート抵抗Ｒｓｔの
低減は実現できなかった。
Ａ ｓ キャップ層とｎ型ＡｌＧａＡｓとの間に比接
触抵抗Ｒｃが生じ、大幅なソース・ゲート抵抗Ｒｓｔの
低減は実現できなかった。
また、二次元電子ガスへテロ接合バイポーラトランジス
タ（２０ＥＧ−ＨＢＴ、たとえば特願昭６１−４０２４
４参照）をＦＥＴ動作させたりする場合、ゲート部分と
ソース（又はドレイン）電極間隙部分は２ＤＥＧでつな
がりシート抵抗ρＳが、ＩＫΩ／口（室温）と高いため
、電極間距離を極めて接近させない限り高性能を実現す
ることは不可能であった。
タ（２０ＥＧ−ＨＢＴ、たとえば特願昭６１−４０２４
４参照）をＦＥＴ動作させたりする場合、ゲート部分と
ソース（又はドレイン）電極間隙部分は２ＤＥＧでつな
がりシート抵抗ρＳが、ＩＫΩ／口（室温）と高いため
、電極間距離を極めて接近させない限り高性能を実現す
ることは不可能であった。
上記目的は、ｎ型（又はアンドープ）
ＡｌｘＧａｔ−ｘＡｓ層に対してＡｆ１組成がほぼ連続
してつながり、エピタキシャル層が進むにつれて、Ａｌ
組組成が０に近づき、最終的にはｎ＋ＧａＡｓになる様
なｎ手厚膜層をソース・ドレイン（又はベース）領域に
ＭＯＣＶＤ等により選択成長することで達成できる。
してつながり、エピタキシャル層が進むにつれて、Ａｌ
組組成が０に近づき、最終的にはｎ＋ＧａＡｓになる様
なｎ手厚膜層をソース・ドレイン（又はベース）領域に
ＭＯＣＶＤ等により選択成長することで達成できる。
第１図ａ、ｂ、ｃに２ＤＥＧ−ＦＥＴに対して本発明を
実施した例について説明する。
実施した例について説明する。
半絶縁性Ｇ ａ Ａ ｓ基板１０上にＭＢＥ （分子線
エピタキシー）によりアンドープＧ ａ Ａ ｓ １１
、アンドープＡ １２Ｘ’ Ｇａｔ−ｘ’ Ａｓｌ ２
、 ｎ型Ａ １１１ Ｇ ａｘ−ｘ Ａ ｓ層１３を
形成し、ゲート電極２０の横側側壁に５ｉｆｔ等の絶縁
膜３ｏを形成する（この時読に、素子間分離は行なわれ
ている）（第１図ａ）０次にＭＯＣＶＤ （有機金属熱
分解法）によりＡｌ組組成が上側に行くに従いＯ（ゼロ
）になる様にｇｒａｄｅｄ （傾斜状）に組成を変化さ
せ、さらにｎ＋ＧａＡｓ 層を連続的に形成し、この選
択的エピタキシル層１４のシート抵抗ρＳが大略５０Ω
／口以下になる様に形成する（第１図ｂ）。
エピタキシー）によりアンドープＧ ａ Ａ ｓ １１
、アンドープＡ １２Ｘ’ Ｇａｔ−ｘ’ Ａｓｌ ２
、 ｎ型Ａ １１１ Ｇ ａｘ−ｘ Ａ ｓ層１３を
形成し、ゲート電極２０の横側側壁に５ｉｆｔ等の絶縁
膜３ｏを形成する（この時読に、素子間分離は行なわれ
ている）（第１図ａ）０次にＭＯＣＶＤ （有機金属熱
分解法）によりＡｌ組組成が上側に行くに従いＯ（ゼロ
）になる様にｇｒａｄｅｄ （傾斜状）に組成を変化さ
せ、さらにｎ＋ＧａＡｓ 層を連続的に形成し、この選
択的エピタキシル層１４のシート抵抗ρＳが大略５０Ω
／口以下になる様に形成する（第１図ｂ）。
次に１通常の仕様に従い、ソース・ドレイン電極２１．
２２を各々形成する。
２２を各々形成する。
本発明の様に、ｎ型ＡｎｘＧａｔ−ｘＡｓＡｌＢ１２し
て連続的にへ〇組成Ｘが減少し、ｎ＋ＧａＡｓ層につな
がる構造とすると、従来構造の様にｎ ＋ Ｇ ａ Ａ
ｓ 層とｎ型Ａ Ｑ ｘ Ｇ ａ １−ｘ Ａ ８層
が直接形成されることによるアイソへテロ接合による接
触抵抗はなくなり通常のＧａＡｓＭＥＳＦＥＴのディー
プ（Ｄｅｅｐ）リセスゲート構造と同様に極めて低いソ
ース・ゲート抵抗Ｒ１ｆ （〜１０Ω、ＦＥＴＩ［Ｗ＝
１０μｍ）を実現できるので非常に高い相互コンダクタ
ンスｇＩＩ（〜８００ｍ５／１ｍ、ゲート長Ｌ１＝０．
５μｍ）を実現できる。
て連続的にへ〇組成Ｘが減少し、ｎ＋ＧａＡｓ層につな
がる構造とすると、従来構造の様にｎ ＋ Ｇ ａ Ａ
ｓ 層とｎ型Ａ Ｑ ｘ Ｇ ａ １−ｘ Ａ ８層
が直接形成されることによるアイソへテロ接合による接
触抵抗はなくなり通常のＧａＡｓＭＥＳＦＥＴのディー
プ（Ｄｅｅｐ）リセスゲート構造と同様に極めて低いソ
ース・ゲート抵抗Ｒ１ｆ （〜１０Ω、ＦＥＴＩ［Ｗ＝
１０μｍ）を実現できるので非常に高い相互コンダクタ
ンスｇＩＩ（〜８００ｍ５／１ｍ、ゲート長Ｌ１＝０．
５μｍ）を実現できる。
以下、本発明を実施例を通して更に詳しく説明する。
実施例１
２次元電子ガス（２ＤＥＧ）−ＦＥＴに本発明を実施し
た場合の実施例を第１図ａ ” Ｑを用いて説明する。
た場合の実施例を第１図ａ ” Ｑを用いて説明する。
半絶縁性Ｇ ａ Ａ ｓ基板１０上にＭＢＥにより、１
μｍのアンドープＧ ａ Ａ ｓ １１及びアンドープ
Ａ Ｑ ｘＧａｚ−ｘＡｓ（ｘ 〜０ 、３ ）を４層
ｍ形成する。
μｍのアンドープＧ ａ Ａ ｓ １１及びアンドープ
Ａ Ｑ ｘＧａｚ−ｘＡｓ（ｘ 〜０ 、３ ）を４層
ｍ形成する。
次に、Ｓｉを２ Ｘ １０ ”Ｑｌ−”含有するｎ型Ａ
Ｑ ｘＧａｘ−ｘＡｓ（ｘ−０、３）を３０ｎｍ形成
し。
Ｑ ｘＧａｘ−ｘＡｓ（ｘ−０、３）を３０ｎｍ形成
し。
０（酸素）イオン注入により素子間分離を行なう。
次にゲー°ト金属として１Ｍｏ／Ａｕ２０を４００ｎｍ
形成し、ゲート電極の両わき側壁にＳｉＮ絶縁膜３０を
光ＣＶＤ法により１１００ｎ形成した（第１図ａ）。
形成し、ゲート電極の両わき側壁にＳｉＮ絶縁膜３０を
光ＣＶＤ法により１１００ｎ形成した（第１図ａ）。
次に、ＭＯＣＶＤによりＡｌ組組成を０．３ から順次
減少させ（６０ｎｍの範囲で）０にし、更にｎ＋ＧａＡ
ｓ 層を３５０ｎｍ 形成した。
減少させ（６０ｎｍの範囲で）０にし、更にｎ＋ＧａＡ
ｓ 層を３５０ｎｍ 形成した。
ｎ型ドーパントとしては、Ｓｉを用い、３Ｘ１０”ｃｍ
″″３のドーピングレベルであった。 ＭＯＣＶＤの場
合、絶縁膜３０或いは電極金属２０上にはＧ ａ Ａ
ｓ或いは、ＡΩＧａＡｓは、結晶成長しないので、第１
図すの如き断面構造となった。
″″３のドーピングレベルであった。 ＭＯＣＶＤの場
合、絶縁膜３０或いは電極金属２０上にはＧ ａ Ａ
ｓ或いは、ＡΩＧａＡｓは、結晶成長しないので、第１
図すの如き断面構造となった。
次に、全面に５ｉＯｚを４００ｎｍ形成しりフトオフ法
により、Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕのソ
ース・ドレイン電極２１，２２を形成し、Ｈｚ雰囲気中
で４００℃２分間のアロイを行ない、５ｉＯｚを除去し
た（第１図ｃ）。
により、Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕのソ
ース・ドレイン電極２１，２２を形成し、Ｈｚ雰囲気中
で４００℃２分間のアロイを行ない、５ｉＯｚを除去し
た（第１図ｃ）。
この様なＡｌ組成グレーデド（ｇｒａｄｅｄ）なｎ＋キ
ャップ層１４厚膜化選択エピタキシャル層のシート抵抗
は、２０Ω／口であった。
ャップ層１４厚膜化選択エピタキシャル層のシート抵抗
は、２０Ω／口であった。
ソース・ゲート間圧ｆｌｆｉ Ｌ ｓｇ ＝ １μｍで
形成したので、ソース・ゲート抵抗Ｒ５ＩはＦＥＴ幅１
０μｍの場合、５Ωと、極めて小さい値を得た。ゲート
長Ｌｇ＝０．５μｍの場合で、相互コンダクタンスｇ、
は８００ ｍ Ｓ ／ ｗａであった。
形成したので、ソース・ゲート抵抗Ｒ５ＩはＦＥＴ幅１
０μｍの場合、５Ωと、極めて小さい値を得た。ゲート
長Ｌｇ＝０．５μｍの場合で、相互コンダクタンスｇ、
は８００ ｍ Ｓ ／ ｗａであった。
本発明の実施例では、側壁絶縁膜３ｏは光ＣＶＯ法で形
成した。しかし、これは必ずしも必要ではなく、通常の
熱ＣＶＤ法で５ｉｆｔを形成してもよい、また、Ａｌ組
組成は、アンドープＡ Ｑ ＧａＡｓ層１２とｎ型層
１２ ＧａＡｓ層１３で同一の値としたが、これは、必
ずしも同一値とする必要はない。
成した。しかし、これは必ずしも必要ではなく、通常の
熱ＣＶＤ法で５ｉｆｔを形成してもよい、また、Ａｌ組
組成は、アンドープＡ Ｑ ＧａＡｓ層１２とｎ型層
１２ ＧａＡｓ層１３で同一の値としたが、これは、必
ずしも同一値とする必要はない。
たとえば、アンドープ層は、ｘ＝０．３５ で、ｎ型層
はｘ＝０．２３ としてもよい、その場合。
はｘ＝０．２３ としてもよい、その場合。
ｎ型層にはＤｘセンターはなくなり、しきい値電圧Ｖ
ｔ ｈの温度特性などは改善される。
ｔ ｈの温度特性などは改善される。
また、ｎ型ＡｌＧａＡｓ層１３と、ゲートメタル２０の
間に、耐圧を向上させるため、アンドープＡｌＧａＡｓ
層１３′を１５閣程度挿入してもよい。
間に、耐圧を向上させるため、アンドープＡｌＧａＡｓ
層１３′を１５閣程度挿入してもよい。
実施例２
ｐｎｐ型２ＤＥＧ−ＨＢＴ （たとえば、特願昭６１−
４０２４４ ）に本発明を実施した例を第２図ａｍｅに
示す。
４０２４４ ）に本発明を実施した例を第２図ａｍｅに
示す。
半絶縁性Ｇ ａ Ａ ｓ基板１０上に、ＭＢＥによりＢ
ｅを４ Ｘ １０１９ｒｙｅ−”含むｐ＋Ｇ ａ Ａ
ｓ ４０を３００ｎｍ、Ｂｅを５×１０工δｌ−３含
むｐ−ＧａＡｓ１１を２００ｎｍ、アンドープＡ Ｑ
ｘＧａｔ−ｘＡｓ（ｘ−０，３）１２を３重ｍ、Ｓｉを
３Ｘ１０１”備−３含むｎ型層 Ａ ｘＧａｌ−ｘＡｓ
（ｘ ” ０ 、３ ） １３を３５ｎｍ、ＢｅをＩ
Ｘ １０１１Ｉｃｓ″″８含む、ｐ型層 Ｑ ｘＧａｔ
−ｘＡｓ（ｘ 〜０ 、３ ）層４１を１１００ｎ、Ｂ
ｅを４Ｘ１０”ａｉ″″３含むＰ＋ＧａＡｓ４２を３０
０ｎｍ、熱ＣＶ、Ｄ ＳｉＮ ５０を１１００ｎ形成後
、エミッタ領域及びゲート領域を各々残し、ベース層１
３を取り出すメサエッチングを行ない、続いてそのメサ
領域の側壁に絶縁膜として熱ｃｖＤＳｉＯｚ３０を１１
００ｎ形成した（第２図ａ）。
ｅを４ Ｘ １０１９ｒｙｅ−”含むｐ＋Ｇ ａ Ａ
ｓ ４０を３００ｎｍ、Ｂｅを５×１０工δｌ−３含
むｐ−ＧａＡｓ１１を２００ｎｍ、アンドープＡ Ｑ
ｘＧａｔ−ｘＡｓ（ｘ−０，３）１２を３重ｍ、Ｓｉを
３Ｘ１０１”備−３含むｎ型層 Ａ ｘＧａｌ−ｘＡｓ
（ｘ ” ０ 、３ ） １３を３５ｎｍ、ＢｅをＩ
Ｘ １０１１Ｉｃｓ″″８含む、ｐ型層 Ｑ ｘＧａｔ
−ｘＡｓ（ｘ 〜０ 、３ ）層４１を１１００ｎ、Ｂ
ｅを４Ｘ１０”ａｉ″″３含むＰ＋ＧａＡｓ４２を３０
０ｎｍ、熱ＣＶ、Ｄ ＳｉＮ ５０を１１００ｎ形成後
、エミッタ領域及びゲート領域を各々残し、ベース層１
３を取り出すメサエッチングを行ない、続いてそのメサ
領域の側壁に絶縁膜として熱ｃｖＤＳｉＯｚ３０を１１
００ｎ形成した（第２図ａ）。
続いて、実施例１と同様に、ＭＯＣＶＤ法によりＡｌ組
成を上側になる程小さくした。ｇｒａｄｅｄ ｎ型Ａｎ
ｘＧｅｔ−ｘＡｓ層を形成、さらに、ｎ＋ＧａＡｓ層を
全体として５００ｎｍの厚さでＳｉのドーピングレベル
として４ Ｘ １０ ”＞−”とした（第２図ｂ）。
成を上側になる程小さくした。ｇｒａｄｅｄ ｎ型Ａｎ
ｘＧｅｔ−ｘＡｓ層を形成、さらに、ｎ＋ＧａＡｓ層を
全体として５００ｎｍの厚さでＳｉのドーピングレベル
として４ Ｘ １０ ”＞−”とした（第２図ｂ）。
続いて５通常の工程、メサアイソレーションによる素子
間分離、ソース・ドレインベース電極メタル２１，２２
，２４としてＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／Ａｕを蒸
着アロイした。続いてエミッタ、コレクタ、ゲート電極
メタル２５．２６．２３としてＡ ｕ Ｓ ｎ ／ Ａ
ｕを蒸着アロイした（第２図ｃ）。
間分離、ソース・ドレインベース電極メタル２１，２２
，２４としてＡ ｕ Ｇ ｅ ／ Ｎ ｉ ／Ａｕを蒸
着アロイした。続いてエミッタ、コレクタ、ゲート電極
メタル２５．２６．２３としてＡ ｕ Ｓ ｎ ／ Ａ
ｕを蒸着アロイした（第２図ｃ）。
その後、所望の回路形式に応じてトランジスタの配線を
行なった。
行なった。
本実施例では、ｐ−層１１として５Ｘ１０１ＩＩａｍ″
″８８ｅをドープしたが、目的によりアンドープＧ ａ
Ａ ｓ層としてもよい。
″８８ｅをドープしたが、目的によりアンドープＧ ａ
Ａ ｓ層としてもよい。
ＦＥＴとして２ＤＥＧ−ＨＢＴを用いる場合、ゲート構
造にはショットキー接合を用いる方が加工性の点で優れ
る場合がある。その場合には、第２図（ｄ）に示す様に
、ｐ型層４１．４２を取り除き、ゲート電極メタル２７
をＭ ｏ ／ Ａ ｕによって用いて形成し、ｎ＋キャ
ップ層１４のＭＯＣＶＤによる選択成長を行なった。
造にはショットキー接合を用いる方が加工性の点で優れ
る場合がある。その場合には、第２図（ｄ）に示す様に
、ｐ型層４１．４２を取り除き、ゲート電極メタル２７
をＭ ｏ ／ Ａ ｕによって用いて形成し、ｎ＋キャ
ップ層１４のＭＯＣＶＤによる選択成長を行なった。
ゲート電極メタル２７は、ＭＯＣＶＤ結晶成長の温度（
５５０〜７００℃）に耐えつるメタルであれば何でもよ
い、たとえば、ＷＳｉ、ＷＡ＜１゜Ｍ ｏ Ａ Ｑ等が
ある。
５５０〜７００℃）に耐えつるメタルであれば何でもよ
い、たとえば、ＷＳｉ、ＷＡ＜１゜Ｍ ｏ Ａ Ｑ等が
ある。
２ＤＥＧ−ＨＢＴは、ベース層形成を一重の２ＤＥＧで
形成する必要がないことは、前に述べた通りである。２
ＤＥＧを３重にした構造の２０ＥＧ−ＨＢＴの断面図を
第２図ｅに示す。
形成する必要がないことは、前に述べた通りである。２
ＤＥＧを３重にした構造の２０ＥＧ−ＨＢＴの断面図を
第２図ｅに示す。
ベース領域はアンドープＧａＡｓ １１を１１００ｎ、
アンドープＡ Ｑ ｘＧａｚ−ｘＡｓ（ｘ 〜０ 、３
）１２′を４重ｍ、Ｓｉを３Ｘ１０”ａｍ−８含むｎ
型層 ＱｘＧａｚ−ｘＡｓ（ｘ〜０．３）１３’を６重
ｍ、アンドープＡｎＧａＡｓ１２’を４重ｍ、アンドー
プＧ ａ Ａ ｓ １１ ’ を１０ｎｍ、アンドープ
Ａ Ｑ ＧａＡｓ１２を４重ｍ、Ｓｉを３×１０工６１
−８含むｎ型ＡｌＧａＡｓ１３を２０ｎｍ形成した。
アンドープＡ Ｑ ｘＧａｚ−ｘＡｓ（ｘ 〜０ 、３
）１２′を４重ｍ、Ｓｉを３Ｘ１０”ａｍ−８含むｎ
型層 ＱｘＧａｚ−ｘＡｓ（ｘ〜０．３）１３’を６重
ｍ、アンドープＡｎＧａＡｓ１２’を４重ｍ、アンドー
プＧ ａ Ａ ｓ １１ ’ を１０ｎｍ、アンドープ
Ａ Ｑ ＧａＡｓ１２を４重ｍ、Ｓｉを３×１０工６１
−８含むｎ型ＡｌＧａＡｓ１３を２０ｎｍ形成した。
ｎ◆厚膜化キャップ層１４の形成方法は第２図ｃ、ｄで
説明した場合と同様である。
説明した場合と同様である。
この場合ゲート電檜メタル２７は、Ｍ ｏ ／ Ａ ｕ
を用い、ゲートメタル２７がアンドープＡ Ｑ ＧａＡ
ｓ１２上に形成した。
を用い、ゲートメタル２７がアンドープＡ Ｑ ＧａＡ
ｓ１２上に形成した。
即ち、ＦＥＴ部分では第２図（ｄ）と同様にｐ型層４１
．４２を取り除き、ゲート電極部のｎ型Ａ Ｑ ＧａＡ
ｓ １３をエツチング除去し、ゲートメタル２７を形成
した。
．４２を取り除き、ゲート電極部のｎ型Ａ Ｑ ＧａＡ
ｓ １３をエツチング除去し、ゲートメタル２７を形成
した。
実施例３
本発明はＡ Ｑ ｘＧａｚ−ｘＡｓ／ Ｇ ａ Ａ ｓ
ヘテロ接合以外にも適用できる。たとえば、Ｉ ｎＦ
Ａ Ｑ ｚ−ｙ Ａ ｓ／ＩｎｘＧａｘ−ｘＡｓのへ
テロ接合界面に形成される２ＤＥＧ （２次元電子ガス
）を２ＤＥＧ−ＦＥＴ。
ヘテロ接合以外にも適用できる。たとえば、Ｉ ｎＦ
Ａ Ｑ ｚ−ｙ Ａ ｓ／ＩｎｘＧａｘ−ｘＡｓのへ
テロ接合界面に形成される２ＤＥＧ （２次元電子ガス
）を２ＤＥＧ−ＦＥＴ。
或いは２ Ｄ Ｅ Ｇ −ＨＢ Ｔに用いることもでき
る。
る。
デバイス構造は類似しているので、実施例２第２図Ｃを
用いて説明する。
用いて説明する。
半絶縁性ＩｎＰ基板１０上にＭＢＥにより、Ｂｅを４Ｘ
１０”Ｑｌｌ−８含むｐ ＋ Ｉ ｎｚＧａｎ−ｚＡｓ
（ｚ〜０．５３ ）を３００ｎｍ、Ｂｅを故意には含ま
ないが、結果的にｐ−になっている、アンドープＩｎ、
’Ｇａｘ−ｔ’Ａｓ （ｚ’ ＝０．５３）層１１を２
００ｎｍ、アンドープＩｎｕＡｎｚ−ｕＡｇ （ｕ”０
．５２）１２を３ｎｍ、Ｓｉを３ Ｘ Ｌ Ｏ’δａｌ
−”含有するｎ型ＩｎｕＡ Ａｘ−１ＩＡｓ （ｕ〜０
．５２） １３を３０ｎｍ、Ｂｅを５ Ｘ １０１７ｃ
ｘ−”含むｐ型ＩｎｕＡ Ｑ １−ｕＡｓ層（ｕ−０，
５２） ４１を１１００ｎ、Ｂｅを５×１０”ａｓ−８
含むｐ＋ＩｎｗＧａｚ−ｗＡｓ （ｗ〜０．５３）４２
を３００ｎｍ形成した。トランジスタの形成は実施例２
の第２図Ｃを形成したのとした場合と類似の方法で形成
できる。ただし、ＭＯＣＶＤによる選択的再成長ではｎ
型Ｉ ｎｕ Ａ Ｑ １−ｕ Ａ ｇ層１３と組成を最
初に一致させてＩｎｏ、ａａ（Ａ Ｑ ｘＧａｔ−ｘ）
ｏ、ａ７Ａｓ１４層をｘ＝１から出発し、Ｘ＝Ｏに終る
（Ｉ ｎｏ、５ａＧａｏ、ａ７Ａｓ）様にｇｒａｄｉｎ
ｇをつけて厚膜化ｎ十層１４を形成する。ｎ型ドーパン
トとしてはＳｉを用い、ドーピングレベルは５Ｘ１０”
ロー８にした＋＋ ＩｎＡｌＡｓ／ＩｎＧａＡｓ系へテ
ロ接合の場合には再成長ｎ十層１４は、最後の表面には
ｎ ＋ Ｉ ｎｏ、ａｇＧａｏ、ａ７Ａｓで終わるのが
オーミック電極を形成する上で望ましい。
１０”Ｑｌｌ−８含むｐ ＋ Ｉ ｎｚＧａｎ−ｚＡｓ
（ｚ〜０．５３ ）を３００ｎｍ、Ｂｅを故意には含ま
ないが、結果的にｐ−になっている、アンドープＩｎ、
’Ｇａｘ−ｔ’Ａｓ （ｚ’ ＝０．５３）層１１を２
００ｎｍ、アンドープＩｎｕＡｎｚ−ｕＡｇ （ｕ”０
．５２）１２を３ｎｍ、Ｓｉを３ Ｘ Ｌ Ｏ’δａｌ
−”含有するｎ型ＩｎｕＡ Ａｘ−１ＩＡｓ （ｕ〜０
．５２） １３を３０ｎｍ、Ｂｅを５ Ｘ １０１７ｃ
ｘ−”含むｐ型ＩｎｕＡ Ｑ １−ｕＡｓ層（ｕ−０，
５２） ４１を１１００ｎ、Ｂｅを５×１０”ａｓ−８
含むｐ＋ＩｎｗＧａｚ−ｗＡｓ （ｗ〜０．５３）４２
を３００ｎｍ形成した。トランジスタの形成は実施例２
の第２図Ｃを形成したのとした場合と類似の方法で形成
できる。ただし、ＭＯＣＶＤによる選択的再成長ではｎ
型Ｉ ｎｕ Ａ Ｑ １−ｕ Ａ ｇ層１３と組成を最
初に一致させてＩｎｏ、ａａ（Ａ Ｑ ｘＧａｔ−ｘ）
ｏ、ａ７Ａｓ１４層をｘ＝１から出発し、Ｘ＝Ｏに終る
（Ｉ ｎｏ、５ａＧａｏ、ａ７Ａｓ）様にｇｒａｄｉｎ
ｇをつけて厚膜化ｎ十層１４を形成する。ｎ型ドーパン
トとしてはＳｉを用い、ドーピングレベルは５Ｘ１０”
ロー８にした＋＋ ＩｎＡｌＡｓ／ＩｎＧａＡｓ系へテ
ロ接合の場合には再成長ｎ十層１４は、最後の表面には
ｎ ＋ Ｉ ｎｏ、ａｇＧａｏ、ａ７Ａｓで終わるのが
オーミック電極を形成する上で望ましい。
２ＤＥＧ−ＨＢＴでは、ＦＥＴとして動作されるときは
ｐｎ接合ゲート構造よりもショットキーゲート構造の方
が望ましい場合もある。その場合には、実施例２の第２
図（ｄ）（ｅ）と類似の構造にすることも可能である。
ｐｎ接合ゲート構造よりもショットキーゲート構造の方
が望ましい場合もある。その場合には、実施例２の第２
図（ｄ）（ｅ）と類似の構造にすることも可能である。
本実施例では、ＩｎＰ基板上にヘテロ構造を形成した場
合について述べた。しかし、歪み超格子等を挿入するこ
とでＧａＡｓ基板上に形成することも可能である。
合について述べた。しかし、歪み超格子等を挿入するこ
とでＧａＡｓ基板上に形成することも可能である。
本発明によれば、ｎ型Ａ Ｑ Ｘ Ｇ ａｌ−ｘ Ａ
ｓ領域に対して、Ａｌ組成を一致させた状態から選択成
長を始め、徐々にＡｎ組成を減少させ、ついにはＯ（ゼ
ロ）になり、ｎ＋ＧａＡｓ 層を形成する構造を提供で
きるので、 （１）２ＤＥＧ−ＦＥＴにおいては、ゲート領域を形成
した後、ソース・ゲート抵抗Ｒｓｚの極めて小さい構造
を実現できる。特に、２ＤＥＧ−ＨＢＴを、ＦＥＴ動作
させる場合の短チヤネル効果が少なくかつＲｓ ｇを低
減するには選択成長の方法しかＲｓｔを低減させること
はできないので非常に効果がある。又、 （２）２ＤＥＧ−ＨＢＴにおいては、ベース抵抗低減に
極めて効果がある。
ｓ領域に対して、Ａｌ組成を一致させた状態から選択成
長を始め、徐々にＡｎ組成を減少させ、ついにはＯ（ゼ
ロ）になり、ｎ＋ＧａＡｓ 層を形成する構造を提供で
きるので、 （１）２ＤＥＧ−ＦＥＴにおいては、ゲート領域を形成
した後、ソース・ゲート抵抗Ｒｓｚの極めて小さい構造
を実現できる。特に、２ＤＥＧ−ＨＢＴを、ＦＥＴ動作
させる場合の短チヤネル効果が少なくかつＲｓ ｇを低
減するには選択成長の方法しかＲｓｔを低減させること
はできないので非常に効果がある。又、 （２）２ＤＥＧ−ＨＢＴにおいては、ベース抵抗低減に
極めて効果がある。
第１図、第２図は、本発明の実施例の半導体装置製造工
程の断面構造図である。 １１・・・アンドープＧ ａ Ａ ｓ、１２・・・アン
ドープＡ Ｑ ＧａＡｓ、１３ ・＝ ｎ型ＡｎＧａＡ
ｓ、１４−Ａ Ｑ組成がｇｒａｄｅｄなｎ型ＡｌｘＧａ
ｔ−ｘＡｓ／ｎ＋ＧａＡｓ厚膜、２０・・・ゲートメタ
ル、２１．２２・・・ソース・ドレインメタル、２４・
・・ベース電極メタル。 ２５・・・エミッタ電極メタル、２６・・・コレクタ電
極メタル、２７・・・ショットキーメタル、３０・・・
側壁絶縁膜、４（１・・ｐ＋ＧａＡｓ、４１ ・ｐ型Ａ
Ｑ ＧａＡｓ、４２・・・ｐ＋ＧａＡｓ 、５０
ダミーエミッタ・ゲート用Ｓ ｉＮ ｓ 第 Ｉ の 弔２ 口
程の断面構造図である。 １１・・・アンドープＧ ａ Ａ ｓ、１２・・・アン
ドープＡ Ｑ ＧａＡｓ、１３ ・＝ ｎ型ＡｎＧａＡ
ｓ、１４−Ａ Ｑ組成がｇｒａｄｅｄなｎ型ＡｌｘＧａ
ｔ−ｘＡｓ／ｎ＋ＧａＡｓ厚膜、２０・・・ゲートメタ
ル、２１．２２・・・ソース・ドレインメタル、２４・
・・ベース電極メタル。 ２５・・・エミッタ電極メタル、２６・・・コレクタ電
極メタル、２７・・・ショットキーメタル、３０・・・
側壁絶縁膜、４（１・・ｐ＋ＧａＡｓ、４１ ・ｐ型Ａ
Ｑ ＧａＡｓ、４２・・・ｐ＋ＧａＡｓ 、５０
ダミーエミッタ・ゲート用Ｓ ｉＮ ｓ 第 Ｉ の 弔２ 口
Claims (1)
- 【特許請求の範囲】 １、三元系以上の化合物半導体（Ａ＿ｘＢ＿１＿−＿ｘ
Ｃ；Ａ、Ｂ、Ｃは各々個別原子、或いは２個以上の原子
列）のウェーハ面内で、該半導体Ａ＿ｘＢ＿１＿−＿ｘ
Ｃが露出された領域が、選択的に形成され、該露出半導
体Ａ＿ｘＢ＿１＿−＿ｘＣに対して、組成ｘが一致して
、連続的に別の半導体（Ａ′＿ｘ、Ｂ′＿１＿−＿ｘ、
Ｃ′；Ａ′、Ｂ′、Ｃ′は各々個別原子又は２個以上の
原子列）が形成されてなることを特徴とする半導体装置
。 ２、上記化合物半導体Ａ＿ｘＢ＿＿−＿ｘＣがＡｌＧａ
＿１＿−＿ｘＡｓであり、上記露出半導体Ａｌ＿ｘＧａ
＿１＿−＿ｘＡｓに対し、Ａｌ組成ｘが次第に０になる
様に形成されていることを特徴とする請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283274A JPH01125984A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283274A JPH01125984A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125984A true JPH01125984A (ja) | 1989-05-18 |
Family
ID=17663335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62283274A Pending JPH01125984A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191181A (ja) * | 2003-12-25 | 2005-07-14 | Nippon Telegr & Teleph Corp <Ntt> | リセスゲート構造ｈｆｅｔおよびその製造方法 |
-
1987
- 1987-11-11 JP JP62283274A patent/JPH01125984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191181A (ja) * | 2003-12-25 | 2005-07-14 | Nippon Telegr & Teleph Corp <Ntt> | リセスゲート構造ｈｆｅｔおよびその製造方法 |
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