JPH01126863A - 信号共通制御装置 - Google Patents
信号共通制御装置Info
- Publication number
- JPH01126863A JPH01126863A JP28577887A JP28577887A JPH01126863A JP H01126863 A JPH01126863 A JP H01126863A JP 28577887 A JP28577887 A JP 28577887A JP 28577887 A JP28577887 A JP 28577887A JP H01126863 A JPH01126863 A JP H01126863A
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000012544 monitoring process Methods 0.000 claims abstract 2
- 238000010521 absorption reaction Methods 0.000 claims description 14
- 238000004891 communication Methods 0.000 claims description 11
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 13
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多チャンネルのＰＣＭ端局装置に利用する。
特に、３０チャンネルＰＣＭ端局装置の交換機信号共通
制御装置に関する。
制御装置に関する。
本発明は、多チャンネルのＰＣＭ端局装置からの交換機
信号およびこの装置への制御信号の時分割制御手段にお
いて、 ノイズ吸収処理とプロトコル変換処理とを二つの処理手
段で分離して実行することにより、処理時間の短縮を図
ることができるようにしたものである。
信号およびこの装置への制御信号の時分割制御手段にお
いて、 ノイズ吸収処理とプロトコル変換処理とを二つの処理手
段で分離して実行することにより、処理時間の短縮を図
ることができるようにしたものである。
従来例では、１個のＣＰＵが多チャンネル分の交換機信
号を時分割で制御していた。
号を時分割で制御していた。
このような従来例では、ＣＰＵの処理スピードが低いの
で、例えばチャンネル１の処理を行ってからチャンネル
２、チャンネル３と順に処理しすべてのチャンネルまで
処理が終わって再びチャンネル１を処理するまでの時間
がかなり長くなる。
で、例えばチャンネル１の処理を行ってからチャンネル
２、チャンネル３と順に処理しすべてのチャンネルまで
処理が終わって再びチャンネル１を処理するまでの時間
がかなり長くなる。
また、多数のチャンネルで同時に変化が発生すると、各
チャンネルで多数のノイズ吸収タイマを起動させなけれ
ばならず、全体の処理時間がさらに長くなる。したがっ
て、すべてのチャンネルのダイヤルパルス処理が同時に
必要になったときにはダイヤル歪が悪化する欠点がある
。
チャンネルで多数のノイズ吸収タイマを起動させなけれ
ばならず、全体の処理時間がさらに長くなる。したがっ
て、すべてのチャンネルのダイヤルパルス処理が同時に
必要になったときにはダイヤル歪が悪化する欠点がある
。
本発明はこのような欠点を除去するもので、信号処理時
間の短い信号共通制御装置を提供することを目的とする
。
間の短い信号共通制御装置を提供することを目的とする
。
Ｃ問題点を解決するための手段〕
本発明は、多チャンネルの通話路盤からの交換機信号お
よびこの通話路盤に与える制御信号を第一領域に一時記
憶するＲＡＭと、このＲＡＭの第一領域の記憶内容の変
化に基づきノイズ吸収処理を行った結果を上記ＲＡＭの
第二領域に一時記憶させる第一処理手段と、上記ＲＡＭ
の第二領域の記憶内容を所定の周期で監視し、この記憶
内容の変化に基づきプロトコル変換を行い、その結果を
上記ＲＡＭの第三領域に一時記憶させる第二処理手段と
、上記ＲＡＭの第三領域の記憶内容を所定の周期で読み
出す読出手段とを備えたことを特徴とする。
よびこの通話路盤に与える制御信号を第一領域に一時記
憶するＲＡＭと、このＲＡＭの第一領域の記憶内容の変
化に基づきノイズ吸収処理を行った結果を上記ＲＡＭの
第二領域に一時記憶させる第一処理手段と、上記ＲＡＭ
の第二領域の記憶内容を所定の周期で監視し、この記憶
内容の変化に基づきプロトコル変換を行い、その結果を
上記ＲＡＭの第三領域に一時記憶させる第二処理手段と
、上記ＲＡＭの第三領域の記憶内容を所定の周期で読み
出す読出手段とを備えたことを特徴とする。
パラレルデータである交換機信号および制御信号はＲＡ
Ｍの所定番地に書き込まれる。このデータは第一処理手
段で必要に応じてノイズ吸収処理が施されて、ＲＡＭの
所定番地に書き込まれる。
Ｍの所定番地に書き込まれる。このデータは第一処理手
段で必要に応じてノイズ吸収処理が施されて、ＲＡＭの
所定番地に書き込まれる。
この書き込まれたデータはさらに必要に応じてプロトコ
ル変換処理が施されてＲＡＭの所定番地に書き込まれ、
所定のサンプリング周期で読み出され、制御信号はシリ
アルデータに変換されて通話路盤に与えられる。ここで
、交換機信号はシリアルデータで通話路盤から与えられ
、パラレルデータに変換される。
ル変換処理が施されてＲＡＭの所定番地に書き込まれ、
所定のサンプリング周期で読み出され、制御信号はシリ
アルデータに変換されて通話路盤に与えられる。ここで
、交換機信号はシリアルデータで通話路盤から与えられ
、パラレルデータに変換される。
以下、本発明の一実施例を図面に基づき説明する。第１
図は、この実施例の構成を示すブロック構成図である。
図は、この実施例の構成を示すブロック構成図である。
この例はＰＣＭ３０チヤンネル端局装置に実施したもの
である。
である。
この実施例は、第１図に示すように、交換機信号および
制御信号を一時記憶する第一領域、第二領域および第三
領域を有するＲＡＭ５と、このＲＡＭ５の第一領域の記
憶内容の変化に基づきノイズ吸収処理を行った結果を上
記ＲＡＭの第二領域に一時記憶させる第一処理手段であ
るＣＰＵ６およびコントロール回路８の一部と、ＲＡＭ
５の第二領域の記憶内容を所定の周期で監視し、この記
憶内容の変化に基づきプロトコル変換を行い、その結果
をＲＡＭ５の第三領域に一時記憶させる第二処理手段で
あるＣＰＵ７およびコントロール回路８の一部と、ＲＡ
Ｍ５の第三領域の記憶内容を所定の周期で読み出す読出
手段であるコントロール回路８の一部とを備える。すな
わち、この実施例は、通話路盤に接続された交換機信号
入力端子１に人力されたシリアルデータを８ビツトのパ
ラレルデータに変換するＳＰ回路３と、通話路盤に出力
する８ビツトパラレルデータをシリアルデータに変換し
て制御信号出力端子２に出力するＰＳ回路４と、ランダ
ムアクセスメモリ （以下、ＲＡＭという。）５と、Ｃ
ＰＵ６と、ＣＰＵ７と、ＳＰ回路３、ＰＳ回路４、ＲＡ
Ｍ５、ＣＰＵ６およびＣＰＵ７を制御するコントロール
回路８と、ＣＰＵ６およびＣＰＵ７で処理されたデータ
を出力するデータ出力端子９と、通話路盤へ送る制御信
号を人力する制御信号入力端子１０とを備える。
制御信号を一時記憶する第一領域、第二領域および第三
領域を有するＲＡＭ５と、このＲＡＭ５の第一領域の記
憶内容の変化に基づきノイズ吸収処理を行った結果を上
記ＲＡＭの第二領域に一時記憶させる第一処理手段であ
るＣＰＵ６およびコントロール回路８の一部と、ＲＡＭ
５の第二領域の記憶内容を所定の周期で監視し、この記
憶内容の変化に基づきプロトコル変換を行い、その結果
をＲＡＭ５の第三領域に一時記憶させる第二処理手段で
あるＣＰＵ７およびコントロール回路８の一部と、ＲＡ
Ｍ５の第三領域の記憶内容を所定の周期で読み出す読出
手段であるコントロール回路８の一部とを備える。すな
わち、この実施例は、通話路盤に接続された交換機信号
入力端子１に人力されたシリアルデータを８ビツトのパ
ラレルデータに変換するＳＰ回路３と、通話路盤に出力
する８ビツトパラレルデータをシリアルデータに変換し
て制御信号出力端子２に出力するＰＳ回路４と、ランダ
ムアクセスメモリ （以下、ＲＡＭという。）５と、Ｃ
ＰＵ６と、ＣＰＵ７と、ＳＰ回路３、ＰＳ回路４、ＲＡ
Ｍ５、ＣＰＵ６およびＣＰＵ７を制御するコントロール
回路８と、ＣＰＵ６およびＣＰＵ７で処理されたデータ
を出力するデータ出力端子９と、通話路盤へ送る制御信
号を人力する制御信号入力端子１０とを備える。
さて、交換機信号入力端子１から人力されたシリアルデ
ータはコントロール回路８でＲＡＭ５の所定の番地に書
き込まれる。この書き込まれたデータをノイズ吸収前の
データと呼ぶ。ＣＰＵ６は定期的にこのノイズ吸収前の
データをサーチし、変化のあったものについてはタイマ
をスタートさせる。このタイマがタイムアウトする前に
ノイズ吸収前データが元にもどったときはタイマをリセ
ツトする。また、このタイマがタイムアウトしたときに
は連続したデータとし、ノイズ吸収後データとして所定
の番地に書き込む。ＣＰＵ７はコントロール回路８と連
絡を取りながらＲＡＭ５のノイズ吸収後データをサーチ
し、変化のあったものについてはノイズ吸収処理なしに
ただちにプロトコル変換を行い、ＲＡＭ５の出力データ
番地に出力データを書き込む。コントロール回路８は所
定のサンプリング周期でＲＡＭ５の出力データ番地をサ
ーチし、データ出力端子９へ出力する。制御信号入力端
子１０に人力された通話路盤の制御信号も同様の処理で
制御信号出力端子２から通話路盤に出力される。
ータはコントロール回路８でＲＡＭ５の所定の番地に書
き込まれる。この書き込まれたデータをノイズ吸収前の
データと呼ぶ。ＣＰＵ６は定期的にこのノイズ吸収前の
データをサーチし、変化のあったものについてはタイマ
をスタートさせる。このタイマがタイムアウトする前に
ノイズ吸収前データが元にもどったときはタイマをリセ
ツトする。また、このタイマがタイムアウトしたときに
は連続したデータとし、ノイズ吸収後データとして所定
の番地に書き込む。ＣＰＵ７はコントロール回路８と連
絡を取りながらＲＡＭ５のノイズ吸収後データをサーチ
し、変化のあったものについてはノイズ吸収処理なしに
ただちにプロトコル変換を行い、ＲＡＭ５の出力データ
番地に出力データを書き込む。コントロール回路８は所
定のサンプリング周期でＲＡＭ５の出力データ番地をサ
ーチし、データ出力端子９へ出力する。制御信号入力端
子１０に人力された通話路盤の制御信号も同様の処理で
制御信号出力端子２から通話路盤に出力される。
本発明は以上説明したように、ＣＰＵ処理の中で最も処
理時間がかかるタイマ処理（ノイズ吸収処理）を専用の
ＣＰＵに行わせ、プロトコル変換は別のＣＰＵで専用処
理するので、同時に多数のチャンネルの交換機信号が変
化したときでもリアルタイム処理が行える効果がある。
理時間がかかるタイマ処理（ノイズ吸収処理）を専用の
ＣＰＵに行わせ、プロトコル変換は別のＣＰＵで専用処
理するので、同時に多数のチャンネルの交換機信号が変
化したときでもリアルタイム処理が行える効果がある。
第１図は、本発明実施例の構成を示すブロック構成図。
第２図は、従来例の構成を示すブロック構成図。
１・・・交換機信号入力端子、２・・・制御信号出力端
子、３・・・ＳＰ回路、４・・・ＰＳ回路、５・・・Ｒ
ＡＭ、６．７・・・ＣＰＵ、訃・・コントロール回路、
９・・・データ出力端子、１０・・・制御信号入力端子
。
子、３・・・ＳＰ回路、４・・・ＰＳ回路、５・・・Ｒ
ＡＭ、６．７・・・ＣＰＵ、訃・・コントロール回路、
９・・・データ出力端子、１０・・・制御信号入力端子
。
Claims (1)
- （１）多チャンネルの通話路盤からの交換機信号および
この通話路盤に与える制御信号のノイズ吸収処理および
このノイズ吸収処理にひきつづくプロトコル変換を時分
割で実行する信号共通制御装置において、 上記交換機信号および制御信号を第一領域に一時記憶す
るＲＡＭと、 このＲＡＭの第一領域の記憶内容の変化に基づきノイズ
吸収処理を行った結果を上記ＲＡＭの第二領域に一時記
憶させる第一処理手段と、 上記ＲＡＭの第二領域の記憶内容を所定の周期で監視し
、この記憶内容の変化に基づきプロトコル変換を行い、
その結果を上記ＲＡＭの第三領域に一時記憶させる第二
処理手段と、 上記ＲＡＭの第三領域の記憶内容を所定の周期で読み出
す読出手段と を備えたことを特徴とする信号共通制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28577887A JPH01126863A (ja) | 1987-11-12 | 1987-11-12 | 信号共通制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28577887A JPH01126863A (ja) | 1987-11-12 | 1987-11-12 | 信号共通制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126863A true JPH01126863A (ja) | 1989-05-18 |
Family
ID=17695944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28577887A Pending JPH01126863A (ja) | 1987-11-12 | 1987-11-12 | 信号共通制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126863A (ja) |
-
1987
- 1987-11-12 JP JP28577887A patent/JPH01126863A/ja active Pending
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