JPS61114351A

JPS61114351A - メモリ制御装置

Info

Publication number: JPS61114351A
Application number: JP59234184A
Authority: JP
Inventors: Ichiro Osaka; 一朗大坂; Naomi Yoshida; 吉田　直実; Isao Akitake; 秋武　勇夫; Yukiya Ueki; 幸也植木; Mitsuo Nakajima; 満雄中嶋
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1984-11-08
Filing date: 1984-11-08
Publication date: 1986-06-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、メモリの書き込みタイミングまたは読み出し
タイミングを適切なタイミングに制御するためのメモリ
制御装置に関し、特に、複数個のダイナミックＲＡＭに
て構成される画像メモリなどに用いて好適なメモリ制御
装置に関するものである。

〔発明の背景〕

一般に、画像メモリとは、画面一枚分（１フレ一ム分）
に相当するディジタル画像情報を記憶するためのメモリ
であり、ディジタル画像処理などに用いられるものであ
る０例えば、成る周期で次々に送られてくるディジタル
画像情報を順次画像メモリに書き込んでいきく但し、前
述した様に画像メモリには画面一枚分の画像情報しか記
憶できない為、記憶した画像情報は次々に新しい情報に
書き換えられていくことになる。）１、ある瞬間におい
て画像メモリの書き込みを停止して読み出しを開始し、
読み出した情報を繰り返し画面上に映し出すことにより
静止画を得ることもできる。

ところで、ディジタル画像情報をＤ／Ａ変換して画面上
に画像を映し出す場合において、より高精細な画像を得
るためにはディジタル画像情報の周期（データのサンプ
リング周期）をより短くする必要があり、又、その様な
ディジタル画像情報に対応するようにする為には、画像
メモリにおいても、容量を増大し、高速なアクセスが必
要となる。

一般に、画像メモリには集積度の高いダイナミックＲＡ
Ｍを用いることが多いが、しかしながら、ダイナミック
ＲＡＭのランダム・リード・ライト・モードでのサイク
ルタイムは長い為、高速アクセスは不可能であり、入出
力されるディジタル画像情報に対し動作が追従できなく
なる。即ち、例えば、画像信号（画像情報）をサンプリ
ング周期約７０ｎｓ　　（サンプリング周波数をテレビ
ジョン０ＮＴＳＣ方式のサブキャリア周波数の４倍の周
波数とする。）でサンプリングし、８ビツトＡ／Ｄコン
バータにて変換してディジタル信号（ディジタル画像情
報）を得た場合、テレビジョン画面の１フレ一ム分を記
憶するための画像メモリ　（以下、フレームメモリと称
することもある。）の容量は約３．８Ｍビット必要であ
る。そして、そのフレームメモリをサイクルタイムが２
６０ｎｓの２５６にワード×１ビットのダイナミックＲ
ＡＭにて構成したとすると、前述した様に、ダイナミッ
クＲＡＭのサイクルタイムは、サンプリング周期より長
くなる為、動作が追従できなくなる。

そこで、従来では、ダイナミックＲＡＭを複数個用いて
シリアル・パラレル変換により見かけ上の動作速度を上
げるようにしていた。即ち、書き込みの場合を例にとっ
て説明すると、次々に直列に送られてくるデータを一旦
バンファレジスタに貯め込み、並列に配された複数個の
ダイナミックＲＡＭに対し、所定ビットずつ一度に書き
込むようにしていた。しかし、この方法によるとダイナ
ミックＲＡＭの数の分だけデータ線が必要となるという
問題点があり、また、ダイナミックＲＡＭのひとつひと
つは高集積化がなされている為、シリアル・パラレル変
換によりダイナミックＲＡＭの数が増加するとシステム
全体のメモリ容量が増加し、メモリの余剰分がでてくる
という問題点もあった。

例えば、４ビツトずつシリアル・パラレル変換した場合
、ダイナミックＲＡＭは並列に４個必要であり、データ
が８ピント入力であるとすると、結局、フレームメモリ
全体では、３２個のダイナミックＲＡＭが必要となり、
全容量は８Ｍビットとなる。しかし、実質的に必要な容
量は前述した様に３．８Ｍビットで良く、約４Ｍビット
もの余剰分が出ることになり、非常に不経済である。

そこで、メモリ容量の効率的な利用を図るため、従来で
は、高速モードを有するダイナミックＲＡＭの使用がな
されていた。即ち、高速モードを有するダイナミックＲ
ＡＭにおいては、例えば、高速モードであるニブルモー
ドを選択すると、４ビソト連続してデータの入出力が可
能となり、又、４ビット分のサイクルタイムは２７０ｎ
ｓとなる。

従って、前述した例にあてはめて考えて見ると、用いら
れるダイナミックＲＡＭの数は１６個となり、メモリの
余剰分がほぼなくなることがわかる。

しかしながら、もうひとつの問題点であるデータ線の削
減の本質的な解決にはなっていない。

尚、この様なデータ線等の削減に関連するものとしては
、例えば、特開昭５７−２０９７９号公報に記載のもの
などが挙げられる。該公報に記載されている手法は、ア
ドレス線とデータ線を共用するものであり、即ち、アド
レス信号及びデータ信号を時分割にして１本のラインに
て供給するものである。

〔発明の目的〕

本発明の目的は、上記した従来技術の問題点を解決し、
各メモリとの間のデータ線の数を削減するとともに、シ
リアル・パラレル変換を削減若しくは省略することがで
き、しかも、メモリの容量の効率的な利用を図ることが
できるメモリ制御装置を提供することにある。

〔発明の概要〕

ダイナミックＲＡＭに接続されているデータ線は、デー
タが入出力された後から次のデータが入出力されるまで
の間、あき時間になっており、使用されていない。本発
明では、このことに着目し、この様なデータ線のあき時
間を、他のダイナミックＲＡＭのデータの入出力のため
に用いることにより、高速を維持したまま複数個のダイ
ナミックＲＡＭのデータ線を共用するようにした。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、■、■はそれぞれニブルモード動作を
する２５６にワード×１ビット構成のダイナミックＲＡ
Ｍ、１は本発明によるメモリ制御装置である。メモリ制
御装置１は、ＲＡＳ　−ＣＡＳ発生回路２と、アドレス
発生回路３とスイッチ４と、入力端子５と、出力端子６
と、クロック入力端子７をそれぞれ有している。ここで
、ＲＡＳ・ＣＡＳ発生回路２は、ＲＡＳ信号、ＣＡＳ信
号のそれぞれ２種類の制御信号を発生する回路であり、
ＲＡＳ信号、ＣＡＳ信号は、コントロール線◎（ＲＡＳ
線とＣＡＳ線の２本から成る。）を介してダイナミック
ＲＡＭ■に、又、コントロール線０（ＲＡＳ線とＣＡＳ
線の２本から成る。）を介してダイナミックＲＡＭ■に
、それぞれ入力される。

又、アドレス発生回路３は、カウンタ動作をしており、
適当なアドレスをアドレス線■（ダイナミックＲＡＭの
、■に共通に接続されている。）を介してダイナミック
ＲＡＭ■、■にそれぞれ与えるものである。尚、ＲＡＳ
　−ＣＡＳ発生回路２から出力されるＲＡＳ信号、ＣＡ
Ｓ信号と、アドレス発生回路３から出力されるアドレス
信号とのタイミングは、クロック入力端子７から入力さ
れるクロックによって同期している。又、スイッチ６は
、入出力を切り換えるためのスイッチであり、書き込み
時にはａ側に閉じて入力端子５とデータ線■を直結させ
、読み出し時にはｂ側に閉じて出力端子６とデータ線■
を直結させている。尚、データ線■はダイナミックＲＡ
Ｍ■、■に共通に接続されている。又、入力端子より入
力されるディジタルデータ（ディジタル信号）としては
、映像信号を４ＸｆｉＣ＝１４．３ＭＨ，（ＡｓＣはカ
ラーサブキャリア周波数）でサンプリングし、８ビツト
Ａ／Ｄコンバータ（図示せず）にて変換したものが入力
されるが、第１図では図を簡略化するために、Ａ／Ｄコ
ンバータの出力１ビット分についてしか示していない。

さて、本実施例の動作説明を行う前に、一般的なダイナ
ミックＲＡＭのニブルモードにおける動作について説明
しておく。

第２図はダイナミックＲＡＭのニブルモード動作時にお
けるライトサイクル及びリードサイクルのタイミングチ
ャートである。第２図において、斜線部は不定である。

第２図に示す様に、ダイナミックＲＡＭでは、ＲＡＳ信
号の立下りでローアドレスが設定され、ＣＡＳ信号の立
下りでカラムアドレスが設定され、以上によりアドレス
が決定される。そして、ライトサイクルの場合は、その
ときにデータ線に来ているデ〜り■が、決定されたアド
レスに書き込まれる。ここまでは通常時のダイナミック
ＲＡＭの動作である。更に、その後、ニブルモードにお
ける動作では、ＣＡＳ信号をトグル（反転）してやると
、ＣＡＳ信号の各立下りにおいてデータが書き込まれ、
即ち、３つのデータ■、■２■が連続して書き込まれる
。この様に、ニブルモードにおいては、サイクルタイム
ｔｉｅの間に４ビツトのデータを書き込み又は読み出し
することができる。

ところで、第２図からもわかる様に、ニブルモードにお
けるサイクルタイムｔｘｃのうち、ダイナミックＲＡＭ
のデータ線が実際に使用されている時間は、ライトサイ
クル及びリードサイクルを合わせてもｔＮＤの間だけで
ある。従って、本発明では、前述した様に、この点につ
いて着目し、データ線のあき時間を有効に使う様にした
。

では、本実施例の動作について第１図及び第３図を参照
して説明する。

第３図は第１図における要部信号のタイミングチャート
である。尚、第３図において、■、■はそれぞれ第１図
に示すダイナミックＲＡＭ■、ダイナミックＲＡＭ■に
それぞれ対応しているものとする。

書き込み動作時には、先ず、第１図に示すスイッチ４が
ａ側に閉じる。そして、前述した様にＡ／Ｄコンバータ
（図示せず）によってディジタル化された映像信号の１
ビツト分のデータが、入力端子５よりメモリ制御装置１
内へ入力され、スイッチ４を介してデータ線■へと伝送
される。データは、サンプリング周波数が前述した様に
１４．３ＭＨ，なので、７０ｎｓごとに入力端子５より
入力してくる。

そこで、１１丁・ＣＡＳ発生回路２からコントロール線
＠を介してダイナミックＲＡＭのに入力されているＲＡ
Ｓ■信号及びＣＡＳ■信号と、アドレス発生回路３から
アドレス線Ｏを介して入力されているアドレス信号とに
より、ダイナミックＲＡＭ■のアドレスが決定され、デ
ータが書き込まれる。即ち、第３図に示す様に、ＲＡＳ
■信号及びＣＡＳ■信号にそれぞれ同期する様にして、
ダイナミックＲＡＭ０用のアドレス（ローアドレス及び
カラムアドレス）が入力されることにより、ダイナミッ
クＲＡＭ■のアドレスを決定し、その上で、連続して４
ビツトのデータ、即ち、ｔｏ。■間のデータが書き込ま
れる。

一方、ダイナミックＲＡＭのに４ビツトのデータの連続
書き込みを行っている間に、ダイナミックＲＡＭ■に対
しては、書き込み準備を行っておく。即ち、第１図に示
すＲＡＳ　−ＣＡＳ発生回路２からコントロール線Ｏを
介してダイナミックＲＡＭ■に入力されているＲＡＳ＠
信号及びＣＡＳ■信号と、アドレス発生回路３からアド
レス線■を介して入力されているアドレス信号とにより
、ダイナミックＲＡＭ■に書き込みのためのアドレスを
用意しておくわけである。そして、第３図に示す様に、
ダイナミックＲＡＭのに対する書き込みが終わる（時刻
１−１．）と、直ちにダイナミックＲＡＭ■に対して書
き込みが開始され、連続して４ビツトのデータ、即ち、
ｔＮＤ■間のデータがダイナミックＲＡＭ■に書き込ま
れる。

又、この時、前サイクル同様にダイナミックＲＡＭのに
対し、書き込み準備を行っておき、ダイナミックＲＡＭ
■に対する４ビツトのデータの書き込みが終わるると、
直ちにダイナミックＲＡＭ■に対し、書き込みが開始さ
れるようにしてお（。

そして、以下同様の動作が繰り返される。

一方、読み出し動作時には、各ダイナミックＲＡＭを書
き込みモードから読み出しモードに変えると共に、スイ
ッチ４をｂ側に閉じる。そして、書き込み動作時とほぼ
同様の動作をして、各ダイナミックＲＡＭからデータが
読み出され、出力端子６から出力される。尚、この時、
各ダイナミックＲＡＭから読み出されるデータは、読み
出しモードに切り換える直前に書き込まれた画像データ
が読み出されることになる。そして、出力端子６から出
力したデータはＤ／Ａコンバータ（図示せず）によりア
ナログ信号に変換すればよい。

本実施例によれば、高速モードであるニブルモードを用
いることにより、見かけ上の速度を高めるための手段で
あるシリアル・パラレル変換を削減若しくは省略するこ
とができ、集積度の高いダイナミックＲＡＭに対し容量
の効率的な使用を行うことができる。又、本実施例によ
れば、ＲＡＳ信号及びＣＡＳ信号と、アドレス信号とを
適切なタイミングにて２つのダイナミックＲＡＭに与え
ることにより、２つのダイナミックＲＡＭにおいて、デ
ータの入出力が時分割され、データ線を共通化しても支
障をきたすことがない。

次に、本発明の他の実施例について説明する。

第４図は本発明の他の実施例を示すブロック図である。

第４図において、第１図と同一符号のものは同一機能を
有するものとする。その他、Ｏ２０はそれぞれニブルモ
ード動作をするダイナミックＲＡＭ、８はスイッチ、９
．１０はそれぞれラッチ回路、である。

本実施例の構成は、サンプリング周波数が高過ぎ、第１
図に示した構成ではメモリの速度が間に合わなくなった
場合に用いられる構成である。即ち、本実施例では高速
動作を行うために、メモリ制御装置１内に新たにスイッ
チ８．ランチ回路９゜１０が追加され、アドレス発生回
路３の動作内容も異なる。尚、本実施例においても、入
力端子より入力されるディジタル信号は、映像信号を８
ピントＡ／Ｄコンバータ（図示せず）にて変換したもの
が入力されるが、第４図も第１図の場合と同様に、Ａ／
Ｄコンバータの出力１ビット分についてしか示していな
い。

では、本実施例の動作を簡単に説明する。

書き込み動作時には、スイッチ４はａ側に閉じており、
入力端子５から入力したデータは、スイッチ４を介しス
イッチ８に入力される。スイッチ８に入力したデータは
、スイッチ８の切り換え動作により１ビツトずつ交互に
ラッチ回路９とラッチ回路１０とに振り分けて入力され
る。尚、これらのラッチ回路９．１０はデータが入力さ
れてから次のデ〜りが入力されるまでの間、入力された
データを保持しておくためのものである。従って、入力
端子５にデータが１ビツトずつ、Ｄｒ　、　Ｄｚ　。

Ｄｓ　、Ｄ４．・・・・・・と入力されているとすると
、スイッチ８により先ずラッチ回路９にＤｌが入力され
、次にスイッチ８が切り換わって、ラッチ回路１０にＤ
８が入力される。そして、再びスイッチ８が切り換わっ
てラッチ回路９にり、が入力され。

ると、ランチ回路９は保持していたＤｌをデータ線■に
出力する。再度、スイッチ８が切り換わってラッチ回路
ＩＯにＤ４が入力されると、ランチ回路１０は保持して
いたＤｔをデータ線［相］に出力する。以下同様の動作
が繰り返されるわけである。

そして、データ線■に入力されたデータは、ダイナミッ
クＲＡＭの及び０に、データ線［相］に入力されたデー
タはダイナミックＲＡＭ＠及び＠に、それぞれ前述した
実施例と同様の動作にて書き込まれる。

尚、読み出し動作については上記した書き込み動作から
容易にわかるので、説明は省略する。

本実施例によれば、スイッチ８とラッチ回路９゜１０に
より、ダイナミックＲＡＭ１組（■と■又はＯと＠）に
人出力されるデータの速度は、入力端子５に入力される
データの速度若しくは、出力端子６から出力されるデー
タの速度の半分となり、見かけ上の高速動作が可能とな
る。

さて、ここでメモリ制御装置１と各ダイナミックＲＡＭ
との結線の数に対して従来の装置の場合と比較してみる
。

従来のメモリ制御装置では、スイッチ８．ラッ子回路９
．１０の代りに前述した様にバンファレジスタを備えて
おり、ダイナミックＲＡＭの書き込み準備期間中並びに
書き込み動作中に、入力端子から直列に入力されて（る
データを該バンファレジスタに蓄え、それを同時に、４
つのダイナミックＲＡＭに４ビツトづつ書き込むように
していた。従って、８ビツトＡ／Ｄコンバータの出力１
ビット分に対して、ダイナミックＲＡＭとメモリ制御装
置との間のデータ線の数は４本となる。更に、Ａ／Ｄコ
ンバータの出力８ビット分について考えるならば、デー
タ線の数は３２本となる。又、アドレス線及びコントロ
ール線はすべてのダイナミックＲＡＭで共通なので、そ
の数は各々１本である。

一方、本実施例では、第４図に示す様に、８ピッｌ−Ａ
／Ｄコンバータの出力１ビット分に対して、ダイナミッ
クＲＡＭとメモリ制御装置１との間のデータ線の数は、
２本（■と＠）であり、従って、Ａ／Ｄコンバータの出
力８ビット分について考えるならば、データ線の数は２
Ｘ８−１６本となる。

又、アドレス線の数は第４図に示す様に１本（■）であ
り、コントロール線の数は２本（◎とＯ）であるが、こ
れらは他のダイナミックＲＡＭと共通なので、Ａ／Ｄコ
ンバータの出力８ビット分に対しても、その数は増えな
い。

この様に、本実施例によれば、コントロール線が１本（
ここで、コントロール線１本とは、■子線とＣＡＳ線の
２本を意味している。）増えるだけで、データ線の数を
半減できるので、高密度実装化並びにメモリ制御装置の
集積回路化が容易になる。

尚、第１図及び第４図に示した実施例では、共に、デー
タ線を書き込み時及び読み出し時で共通に使用するもの
として説明しているが、書き込み時のデータ線と読み出
し時のデータ線をそれぞれ独立させ、リードモディファ
イライトサイクルを用いて、１フレーム前のデータを読
み出しながら、同じアドレスに新しいデータを書き込む
ようにすることも可能である。又、両方の実施例共に、
メモリ２個を１組として説明しているが、より多数のメ
モリを１組として、同様の動作を順番に行なうこと、つ
まり、Ａのメモリがデータを入力もしくは出力し終わる
と、同時にＢのメモリがデータを入力もしくは出力し、
さらに、Ｂのメモリがデータを入力もしくは出力し終わ
ると、同時にＣのメモリがデータを入力もしくは出力す
るようにすることも、本発明に含まれる。

〔発明の効果〕

本発明によれば、例えば、第４図に示した実施例の如く
、従来と比較してコントロール線が１本増えるだけで、
データ線の数を半減でき、かつ高速を維持できるので、
各メモリとメモリ制御装置との間の配線の数が少なくて
済む。又、このことにより高密度実装が容易になり、メ
モリ制御装置の集積回路化も容易となり、コストダウン
が図れる。又、ダイナミックＲＡＭのシリアル・パラレ
ル変換の削減ができ、ダイナミックＲＡＭの効率的な活
用を行うことができる。

具体例で示すと、前述した様に、サイクルタイム２６０
ｎｓの２５６にワード×１ビット構成のダイナミックＲ
ＡＭで７０ｎｓのサンプリングタイムのフレームメモリ
を構成する場合、８ビツトの入力、ＮＴＳＣ方式テレビ
ジョンとしてｌフレーム約３．８Ｍビットの容量が必要
である。また、サイクルタイムがサンプリングタイムよ
り長いので４ビツトのシリアル・パラレル変換が必要と
なり、上記ダイナミックＲＡＭは３２個必要となって約
４Ｍビットのメモリの余剰分がでる。また、データ線は
ダイナミックＲＡＭの入力と出力とを独立させた状態で
６４本となる。そこで、上記ダイナミックＲＡＭの高速
モードであるニブルモードを用いることにして、４ビツ
トのサイクルタイムが２７０ｎｓとすると、シリアル・
パラレル変換を省略することができ、ダイナミックＲＡ
Ｍの数も１６個で済み、メモリ余剰分が削減出来る。

また、データ線は上記ダイナミックＲＡＭの入力と出力
とを独立させた状態で１６本となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ダイナミックＲＡＭのニブルモード動作時におけるライ
トサイクル及びリードサイクルのタイミングチャート、
第３図は第１図における要部信号のタイミングチャート
、第４図は本発明の他の実施例を示すブロック図、であ
る。符号説明ｌ・・・メモリ制御装置、２・・・■τ丁・でτ丁発生
回路、３・・・アドレス発生回路、４・・・スイッチ、
５・・・入力端子、６・・・出力端子、７・・・クロッ
ク入力端子、８・・・スイッチ、９．１０・・・ランチ
回路、■。 ■、０．０・・・ダイナミックＲＡＭ、■、■・・・デ
ータ線、■、Ｏ・・・コントロール線、Ｏ・・・アドレ
ス線代理人　弁理士　並　木　昭　夫第　１　図

Claims

【特許請求の範囲】１）複数個のメモリにより構成されるメモリブロックを
一つ又は複数個制御するためのメモリ制御装置において
、一つのメモリブロックに含まれるすべてのメモリに対
してアドレス線とデータ線をそれぞれ共通に接続すると
共に、コントロール線はそれぞれのメモリ毎に接続し、
前記コントロール線を介して供給するコントロール信号
により、一つのメモリブロツク内に含まれる各メモリを
共通のアドレス線とデータ線を用いて時分割的に入出力
制御するようにしたことを特徴とするメモリ制御装置。２）特許請求の範囲第１項に記載のメモリ制御装置にお
いて、前記メモリブロックは画像処理用フレームメモリ
として用いられ、該メモリブロックを構成する各メモリ
はニブルモードのダイナミックＲＡＭから成り、各メモ
リ毎に入力される前記コントロール信号のうちの＠ＣＡ
Ｓ＠信号における４つ目のトグルの立上りから一定時間
経た後の時刻を基準として時分割的にデータに関し各メ
モリを入出力制御するようにしたことを特徴とするメモ
リ制御装置。３）特許請求の範囲第２項に記載のメモリ制御装置にお
いて、前記＠ＣＡＳ＠信号における４つ目のトグルの立
上りからの一定時間をカウンタにより制御することを特
徴とするメモリ制御装置。４）特許請求の範囲第２項に記載のメモリ制御装置にお
いて、各メモリ毎に入力される前記コントロール信号を
トランジスタスイッチにより制御することを特徴とする
メモリ制御装置。５）特許請求の範囲第２項に記載のメモリ制御装置にお
いて、前記＠ＣＡＳ＠信号における４つ目のトグルの立
上りからの一定時間を前記ダイナミックＲＡＭの特性に
合わせて可変する手段を有することを特徴とするメモリ
制御装置。６）特許請求の範囲第５項に記載のメモリ制御装置にお
いて、前記可変手段は単安定マルチバイブレータから成
ることを特徴とするメモリ制御装置。