JPH011269A - 半導体装置 - Google Patents
半導体装置Info
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- JPH011269A JPH011269A JP62-155478A JP15547887A JPH011269A JP H011269 A JPH011269 A JP H011269A JP 15547887 A JP15547887 A JP 15547887A JP H011269 A JPH011269 A JP H011269A
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- semiconductor chip
- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関するものであり、特に、半導
体チップをモジュール化してモジュール基板に複数個塔
載して構成した半導体装置に関するものである。
体チップをモジュール化してモジュール基板に複数個塔
載して構成した半導体装置に関するものである。
塔載基板（モジュール基板）に、半導体チップを封止し
たパッケージを複数個塔載することにより構成した実装
密度の高い半導体装置が１日経マグロウヒル社発行、日
経エレクトロニクス別冊、ｎｏ、２ ｒマイクロデバイ
セズＪｐ１５０に示されている。「発明が解決しようと
する問題点〕本発明者は、前記半導体装置を検討した結
果、次の問題点を見出した。
たパッケージを複数個塔載することにより構成した実装
密度の高い半導体装置が１日経マグロウヒル社発行、日
経エレクトロニクス別冊、ｎｏ、２ ｒマイクロデバイ
セズＪｐ１５０に示されている。「発明が解決しようと
する問題点〕本発明者は、前記半導体装置を検討した結
果、次の問題点を見出した。
前記パッケージは、それ自体の大きさを縮小することが
困難であるため、モジュール基板上の半導体チップの実
装密度を高めることが難しい。
困難であるため、モジュール基板上の半導体チップの実
装密度を高めることが難しい。
本発明の目的は、半導体装置の実装密度を高めることに
ある。
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡１ｐ−に説明すれば、下記のとおりである。
要を簡１ｐ−に説明すれば、下記のとおりである。
すなわち、半導体チップのバンプ電極をリードに接続し
、該リードを有する半導体チップを複数個、モジュール
基板の配線に接続して半導体装置を構成する。
、該リードを有する半導体チップを複数個、モジュール
基板の配線に接続して半導体装置を構成する。
一ヒ述した手段によれば、半導体チップがパッケージで
封＋ｈされていないので、モジュール基板上の半導体チ
ップの実装密度を高めることができる。
封＋ｈされていないので、モジュール基板上の半導体チ
ップの実装密度を高めることができる。
以下、本発明の実施例■を図面を用いて説明する。
第１図は１本発明の実施例！の半導体装１４の概略構成
を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図で
ある。
を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図で
ある。
第１図乃至第３図において、１は積層セラミックによっ
てセラミック層と配線層とを複数層積層して構成したモ
ジュール基板であり、この表面及び裏面のそれぞれに８
個の半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄを塔載してい
る。半導体チップ４Ａ、４Ｂ、４Ｃ５４Ｄは、例えば、
スタテイクＲＡＭが構成されたものであり、またセラミ
ックや樹脂等からなるパッケージによって封止されてお
らす、半導体素子や配線が施されている方の面をレジン
７でモールドした構造となっている。
てセラミック層と配線層とを複数層積層して構成したモ
ジュール基板であり、この表面及び裏面のそれぞれに８
個の半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄを塔載してい
る。半導体チップ４Ａ、４Ｂ、４Ｃ５４Ｄは、例えば、
スタテイクＲＡＭが構成されたものであり、またセラミ
ックや樹脂等からなるパッケージによって封止されてお
らす、半導体素子や配線が施されている方の面をレジン
７でモールドした構造となっている。
半導体チップ４Ａ、４１３．４Ｃ１４Ｄのそれぞれには
、゛伴用や金等からなるバンプ電極６が設けられており
、このバンプ７ｔｔｊ＠６にＴ Ａ Ｂ （Ｔａｐｅ
Ａｕｔｏｍａｔｃｄ Ｂｏｎｄｊ、ｎｇ）でリード５Ａ
、５Ｂ、５Ｃ１５Ｄがそれぞれ接続している。半導体チ
ップ４Ａは。
、゛伴用や金等からなるバンプ電極６が設けられており
、このバンプ７ｔｔｊ＠６にＴ Ａ Ｂ （Ｔａｐｅ
Ａｕｔｏｍａｔｃｄ Ｂｏｎｄｊ、ｎｇ）でリード５Ａ
、５Ｂ、５Ｃ１５Ｄがそれぞれ接続している。半導体チ
ップ４Ａは。
それぞれのリード５Ａを半導体チップ４Ｂのり−ト５Ｂ
に例えばｔ田で接続することにより、半導体チップ４１
３の上に積層されている。つまり、例えば、゛ト導体チ
ップ４Ａにアドレス信号を人力するためのリート５Ａは
、を導体チップ４Ｂにアドレス信号を入力するためのリ
ード５Ｂに接続している。同様に、半導体チップ４Ａの
データの入出力を行うためのり−ト５Ａは、半導体チッ
プ４Ｂのデータの人出力を行うためのり−ト５Ｂに接続
している。すなわち、それぞれのリード５Ａとリード５
Ｂにおいて、同一機能を有するもの同志を。
に例えばｔ田で接続することにより、半導体チップ４１
３の上に積層されている。つまり、例えば、゛ト導体チ
ップ４Ａにアドレス信号を人力するためのリート５Ａは
、を導体チップ４Ｂにアドレス信号を入力するためのリ
ード５Ｂに接続している。同様に、半導体チップ４Ａの
データの入出力を行うためのり−ト５Ａは、半導体チッ
プ４Ｂのデータの人出力を行うためのり−ト５Ｂに接続
している。すなわち、それぞれのリード５Ａとリード５
Ｂにおいて、同一機能を有するもの同志を。
例えば半田で接続している。それぞれのリート５Ｂは、
モジュール基板１内の配線（図示していない）を通して
デコーダ３及びリート２に接続している。ただし、半導
体チップ４Ａにチップセレクト信号を入力するためのり
−ト５Ａ、は、半導体チップ４Ｂにチップセレクト化ゆ
を入力するためのリード５Ｂ、と接続することなく、デ
コーダ３のリード３Ａに接続している。また、リード５
Ｂ１は、前記リード５Ａ□が接続しているリード３Ａと
異るリート３Ａに接続している。デコーダ３によって８
個の半導体チップ４Ａ、４Ｂの中から１つの半導体チッ
プ４Ａ又は４１３を選択するようにしている。
モジュール基板１内の配線（図示していない）を通して
デコーダ３及びリート２に接続している。ただし、半導
体チップ４Ａにチップセレクト信号を入力するためのり
−ト５Ａ、は、半導体チップ４Ｂにチップセレクト化ゆ
を入力するためのリード５Ｂ、と接続することなく、デ
コーダ３のリード３Ａに接続している。また、リード５
Ｂ１は、前記リード５Ａ□が接続しているリード３Ａと
異るリート３Ａに接続している。デコーダ３によって８
個の半導体チップ４Ａ、４Ｂの中から１つの半導体チッ
プ４Ａ又は４１３を選択するようにしている。
半導体チップ４Ｄのそれぞれのリート５ Ｄ ｔ！：！
’４導体チップ４Ｃのリード５Ｃに、例えば半田で接続
することにより、半導体チップ４Ｃの上に半導体チップ
４Ｄを塔載している。それぞれのリード５Ｃは、モジュ
ール基板１内の配線を通してデコーダ３又はリード２に
接続している。ただし、半導体チップ４Ｄのチップセレ
クト信号を入力するためのり−ド５Ｄ１は、半導体チッ
プ４Ｃのチップセレクト信号を入力するためのり−ド５
Ｃ，と接続せずに、直接デコーダ３のリード３Ａに接続
している。また、リード５Ｃ□は、デコーダ３の前記リ
ード５Ｄ１が接続しているリード３Ａと異るリード３Ａ
に接続している。デコーダ３によって８個の半導体チッ
プ４Ｃ１４Ｄの中から１個の半導体チップ４Ｃ又は４Ｄ
を選択する。半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄのそ
れぞれの主面、すなわち半導体素子や配線が施されてい
る面は。
’４導体チップ４Ｃのリード５Ｃに、例えば半田で接続
することにより、半導体チップ４Ｃの上に半導体チップ
４Ｄを塔載している。それぞれのリード５Ｃは、モジュ
ール基板１内の配線を通してデコーダ３又はリード２に
接続している。ただし、半導体チップ４Ｄのチップセレ
クト信号を入力するためのり−ド５Ｄ１は、半導体チッ
プ４Ｃのチップセレクト信号を入力するためのり−ド５
Ｃ，と接続せずに、直接デコーダ３のリード３Ａに接続
している。また、リード５Ｃ□は、デコーダ３の前記リ
ード５Ｄ１が接続しているリード３Ａと異るリード３Ａ
に接続している。デコーダ３によって８個の半導体チッ
プ４Ｃ１４Ｄの中から１個の半導体チップ４Ｃ又は４Ｄ
を選択する。半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄのそ
れぞれの主面、すなわち半導体素子や配線が施されてい
る面は。
シリコーンゴム７又はレジン７でモールドしている。
以上、説明したように、パッケージで封止せずに、ＴＡ
Ｂでリード５Ａ、５Ｂ、５Ｃ１５Ｄが接続された半導体
チップ４Ａ、４Ｂ、４Ｃ１４Ｄをそれぞれモジュール基
板１に塔載して半導体装置を構成していることにより、
１個の半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄがモジュー
ル基板１上に占める面積を小さくできるので、モジュー
ル基板１に多くの半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄ
を塔載できる。すなわち、半導体装置の実装密度を高く
することができる。
Ｂでリード５Ａ、５Ｂ、５Ｃ１５Ｄが接続された半導体
チップ４Ａ、４Ｂ、４Ｃ１４Ｄをそれぞれモジュール基
板１に塔載して半導体装置を構成していることにより、
１個の半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄがモジュー
ル基板１上に占める面積を小さくできるので、モジュー
ル基板１に多くの半導体チップ４Ａ、４Ｂ、４Ｃ１４Ｄ
を塔載できる。すなわち、半導体装置の実装密度を高く
することができる。
また、半導体チップ４Ｂの上に半導体チップ４Ａを積層
し、また半導体チップ４Ｃの上に半導体チップ４Ｄを積
層していることにより、モジュール基板１を大きくする
ことなく、多くの半導体チップ４Ａ、４Ｂ、４Ｇ、４Ｄ
を塔載することができる。
し、また半導体チップ４Ｃの上に半導体チップ４Ｄを積
層していることにより、モジュール基板１を大きくする
ことなく、多くの半導体チップ４Ａ、４Ｂ、４Ｇ、４Ｄ
を塔載することができる。
次に、実施例Ｉの変形例を説明する。
第４図は、実施例Ｉの変形例を説明するためのモジュー
ル基板１の一部の斜視図である。
ル基板１の一部の斜視図である。
第４図に示すように、半導体チップ４Ａの上にさらに半
導体チップ４Ｅを塔載するようにしてもよい。５Ｅは半
導体チップ４Ｅのリードであり、リード５Ａに接続して
いる６ただし、半導体チップ４Ｅにチップセレクト信号
を入力するためのリード５Ｅ、は、リード５Ａ、、５Ｂ
、と接続せずに、デコーダ３のリード５ Ａｔ、５Ｂ、
が接続しているリード３Ａと異るリード３Ａに接続して
いる。モジュール基板１の裏面は示していないが、裏面
においても同様に、半導体チップ４Ｄの上にさらに半導
体チップを塔載して、３個を積層した構造とする。
導体チップ４Ｅを塔載するようにしてもよい。５Ｅは半
導体チップ４Ｅのリードであり、リード５Ａに接続して
いる６ただし、半導体チップ４Ｅにチップセレクト信号
を入力するためのリード５Ｅ、は、リード５Ａ、、５Ｂ
、と接続せずに、デコーダ３のリード５ Ａｔ、５Ｂ、
が接続しているリード３Ａと異るリード３Ａに接続して
いる。モジュール基板１の裏面は示していないが、裏面
においても同様に、半導体チップ４Ｄの上にさらに半導
体チップを塔載して、３個を積層した構造とする。
第５図は、本発明の実施例■の半導体装置の正面図であ
る。
る。
第５図において、モジュール基Ｆｉｌの表面のＩＡは接
続端子であり、ＩＢは裏面の接続端子である。この実施
例では、モジュール基板１の表面に半導体チップ４Ｂ、
４Ａ、４Ｅの３個を１組とし、これを４組配置している
。裏面も同様に、半導体チップ４Ｃ５４Ｄ、４Ｆの３個
を１組みとし、これを４組配置している。
続端子であり、ＩＢは裏面の接続端子である。この実施
例では、モジュール基板１の表面に半導体チップ４Ｂ、
４Ａ、４Ｅの３個を１組とし、これを４組配置している
。裏面も同様に、半導体チップ４Ｃ５４Ｄ、４Ｆの３個
を１組みとし、これを４組配置している。
実施例ｎは、半導体チップ４Ｂ、４Ａ、４Ｅ。
４Ｃ１４Ｄ、４Ｆのそれぞれの主面、すなわち半導体素
子や配線が施され、レジン７で覆れている面をモジュー
ル基板ｌに向けることによって、リード５Ａ、５Ｂ、５
Ｅ、５Ｃ１５Ｄ、５Ｆの長さを短くしている。
子や配線が施され、レジン７で覆れている面をモジュー
ル基板ｌに向けることによって、リード５Ａ、５Ｂ、５
Ｅ、５Ｃ１５Ｄ、５Ｆの長さを短くしている。
第６図は１本発明の実施例１■の半導体装置の一側面図
、 第７図は、前記半導体装置の正面図である。
、 第７図は、前記半導体装置の正面図である。
本発明の実施例■は、モジュール裁板１の表面に塔載さ
れる半導体チップ４Ａは、その裏面をモジュール基板１
の方へ向け、モジュール基、（仮ｌの裏面に塔載されて
いる半導体チップ４Ｃは、それの主面をモジュール基板
１の方へ向けたものである。このようにすることにより
、半導体装置を半導体チップ４Ｂの方から見たとき、半
導体チップ４Ｂのリード５Ｂと、半導体チップ４Ｃのリ
ート５Ｃとで同一機能のものが重なるようにしている。
れる半導体チップ４Ａは、その裏面をモジュール基板１
の方へ向け、モジュール基、（仮ｌの裏面に塔載されて
いる半導体チップ４Ｃは、それの主面をモジュール基板
１の方へ向けたものである。このようにすることにより
、半導体装置を半導体チップ４Ｂの方から見たとき、半
導体チップ４Ｂのリード５Ｂと、半導体チップ４Ｃのリ
ート５Ｃとで同一機能のものが重なるようにしている。
それぞれの重なった同一機能のリード５Ｂと５Ｇを、モ
ジュール基板１の貫通配線（スルーホール配線）８によ
って接続している。つまり、それぞれのリード５ ［１
を１本ずつ、そのリート５ Ｂ ト１ｉｉｌ−機能を有
するリート５ＣへＩＴ通配線８．Ｃ，接続することによ
り、例えば、半導体チップ４Ｂ、ニアドレス信号を人力
させるリード５Ｂは、貫通配線８を通して、半導体チッ
プ４ｃにアドレス信号を入力させるためのり−Ｆ ５
Ｃに接続している。同様に、ＩＩ／、導体チップ４１３
のデータの人出端子であるそれぞれのリード５Ｂは、１
１通配線８を通して、半導体チップ４Ｃのデータの入出
力端子であるリード５Ｃに接続している。ただし、半導
体チップ４ Ｂのチップセレクト信号を入力するための
リード５Ｂ、と、半導体チップ４Ｃのチップセレクト信
号を入力するためのリード５Ｃ，は貫通配線８で接続し
ておらず、リード５Ｂ、はモジュール基板１の表面に設
けたデコーダ３に接続され、り一ド５Ｃ４はモジュール
基板１の裏面のデコーダ３に接続している。ここで１本
実施例におけるモジュール基板１は、例えばガラスエポ
キシ等の樹脂からなる４９．層構造となっており、内部
には貫通配線８以外の配線を設けていない。ただし、モ
ジュール基板１の表面及び裏面には、半導体チップ４Ｂ
、４Ｃとリート２の間を接続する配線あるいはデコーダ
３（第６図、第７図には図示していない）と半導体チッ
プ４Ｂ、４Ｃの間を接続する配線等が設けられている。
ジュール基板１の貫通配線（スルーホール配線）８によ
って接続している。つまり、それぞれのリード５ ［１
を１本ずつ、そのリート５ Ｂ ト１ｉｉｌ−機能を有
するリート５ＣへＩＴ通配線８．Ｃ，接続することによ
り、例えば、半導体チップ４Ｂ、ニアドレス信号を人力
させるリード５Ｂは、貫通配線８を通して、半導体チッ
プ４ｃにアドレス信号を入力させるためのり−Ｆ ５
Ｃに接続している。同様に、ＩＩ／、導体チップ４１３
のデータの人出端子であるそれぞれのリード５Ｂは、１
１通配線８を通して、半導体チップ４Ｃのデータの入出
力端子であるリード５Ｃに接続している。ただし、半導
体チップ４ Ｂのチップセレクト信号を入力するための
リード５Ｂ、と、半導体チップ４Ｃのチップセレクト信
号を入力するためのリード５Ｃ，は貫通配線８で接続し
ておらず、リード５Ｂ、はモジュール基板１の表面に設
けたデコーダ３に接続され、り一ド５Ｃ４はモジュール
基板１の裏面のデコーダ３に接続している。ここで１本
実施例におけるモジュール基板１は、例えばガラスエポ
キシ等の樹脂からなる４９．層構造となっており、内部
には貫通配線８以外の配線を設けていない。ただし、モ
ジュール基板１の表面及び裏面には、半導体チップ４Ｂ
、４Ｃとリート２の間を接続する配線あるいはデコーダ
３（第６図、第７図には図示していない）と半導体チッ
プ４Ｂ、４Ｃの間を接続する配線等が設けられている。
貫通配線８は、モジュール基板１に例えばドリル等で貫
通孔を開けた後、例えば蒸着や無電界メツキ等で例えば
銅層をメツキして形成したものである。
通孔を開けた後、例えば蒸着や無電界メツキ等で例えば
銅層をメツキして形成したものである。
以上のように、同一機能のリード５Ｂと５０を貫通配線
８で接続することにより、モジュール基板１内に貫通配
線８以外の配線を設けないようにして単層構造としたの
で、モジュール基板１の信頼性を高めることができる。
８で接続することにより、モジュール基板１内に貫通配
線８以外の配線を設けないようにして単層構造としたの
で、モジュール基板１の信頼性を高めることができる。
また、同一機能のリード５Ｂと５０を貫通配線８で接続
したことにより、モジュール基板１の表面及び裏面に設
けられる配線の本数を低減することができる。
したことにより、モジュール基板１の表面及び裏面に設
けられる配線の本数を低減することができる。
なお、モジュール基板１及び貫通配線８は、積層セラミ
ックによって形成し・でもよい。この場合は、半導体チ
ップ４Ｂ、４Ｃとリード２を接続する配線、半導体チッ
プ４Ｂ、４Ｃとデコーダ３を接続する配線等がモジュー
ル基板１内に埋込まれる。しかし、それらの配線の本数
は、貫通配線８を設番づたことにより、例えばモジュー
ル基板１の表面の半導体チップ４Ｂをリード２、デコー
ダ３に接続する配線のみを設ければよいので、埋込まれ
る配線の本数を大幅に少くすることができ、したがって
、モジュール基板１の信頼性を高くすることができる。
ックによって形成し・でもよい。この場合は、半導体チ
ップ４Ｂ、４Ｃとリード２を接続する配線、半導体チッ
プ４Ｂ、４Ｃとデコーダ３を接続する配線等がモジュー
ル基板１内に埋込まれる。しかし、それらの配線の本数
は、貫通配線８を設番づたことにより、例えばモジュー
ル基板１の表面の半導体チップ４Ｂをリード２、デコー
ダ３に接続する配線のみを設ければよいので、埋込まれ
る配線の本数を大幅に少くすることができ、したがって
、モジュール基板１の信頼性を高くすることができる。
第８図は１本発明の実施例■における２個の半導体チッ
プの平面図、 第９図は、第８３図に示した２個の半導体チップを向い
合せて同一のリードに接続し、これを夏の方向から見た
ときの側面図、 第１０図は、同一のリードに接続した２個の半導体チッ
プをＨの方向から見たときの側面図である。
プの平面図、 第９図は、第８３図に示した２個の半導体チップを向い
合せて同一のリードに接続し、これを夏の方向から見た
ときの側面図、 第１０図は、同一のリードに接続した２個の半導体チッ
プをＨの方向から見たときの側面図である。
、ぺ岱明の実施例■は、半導体チップ４Ａではバンブ電
極６Ａを左上角から順次配置し、ハンプ電極６Ａと同一
機能のバンブ電極６Ｂを半導体チップ４Ｂでは右上角か
ら配置している。すなわち。
極６Ａを左上角から順次配置し、ハンプ電極６Ａと同一
機能のバンブ電極６Ｂを半導体チップ４Ｂでは右上角か
ら配置している。すなわち。
半導体チップ４Ａのバンプ？ｆａｔ４６Ａ２・・６Ａ、
−□、６Ａ、、６Ａ、、、 ６ＡＮ、Ｍと、半導体チッ
プ４Ｂの６８２・・・６Ｂ、−、，６Ｂ、・・・６Ｂ□
□、６８Ｎ、、において、添字が同しものは同一機能の
バンブ電極である。そして、半導体チップ４１３の主面
が半導体チップ４Ａの主面と対面するようにして重ねた
とき、半導体チップ４Ｂのバンプ？ｌ１１４６Ｂ２・・
・６８ Ｎ−＋、６Ｂ、・・６８Ｎや４．６Ｂ、、、が
、半導体チップ４Ａのハンプ電極６ Ａ ２・・６ＡＮ
−□、６ＡＮ、６Ａ Ｎ １１・・・６ ＡＮ、、に重
なるように、それらのバンプ４Ｌ極６Ａ、６Ｂを対称的
に配置している。これらの対称的に配置されたバンブ電
極６Ａ、６ Ｂは、同一のリード５に接続し７ている。
−□、６Ａ、、６Ａ、、、 ６ＡＮ、Ｍと、半導体チッ
プ４Ｂの６８２・・・６Ｂ、−、，６Ｂ、・・・６Ｂ□
□、６８Ｎ、、において、添字が同しものは同一機能の
バンブ電極である。そして、半導体チップ４１３の主面
が半導体チップ４Ａの主面と対面するようにして重ねた
とき、半導体チップ４Ｂのバンプ？ｌ１１４６Ｂ２・・
・６８ Ｎ−＋、６Ｂ、・・６８Ｎや４．６Ｂ、、、が
、半導体チップ４Ａのハンプ電極６ Ａ ２・・６ＡＮ
−□、６ＡＮ、６Ａ Ｎ １１・・・６ ＡＮ、、に重
なるように、それらのバンプ４Ｌ極６Ａ、６Ｂを対称的
に配置している。これらの対称的に配置されたバンブ電
極６Ａ、６ Ｂは、同一のリード５に接続し７ている。
ただし、半導体チップ４Ａのチップセレクト信号を入力
するためのバンプｆａ 極６ Ａ 、と、！４ｔ−ｉ１
体チップ４Ｂのチップセレクト信号・を入力するための
バンブ電極６Ｂ、は・１＜ならないように配置をずらし
、別々のり−ド５に接続している。９は絶縁材であり、
バンプ電極６八〇が接続しているリード５を半導体チッ
プ４Ｂから絶縁し、またバンプ電極６Ｂ１が接続してい
るリード５を半導体チップ４Ａから絶縁している。なお
、リード５は、半導体チップ４Ａと４Ｂを向い合せてリ
ード５に接続した後に、適正な形状に成型する。そして
、半導体チップ４Ａと４Ｂを１組として、モジュール基
板１の表面及び裏面に複数組ずつ配置する。
するためのバンプｆａ 極６ Ａ 、と、！４ｔ−ｉ１
体チップ４Ｂのチップセレクト信号・を入力するための
バンブ電極６Ｂ、は・１＜ならないように配置をずらし
、別々のり−ド５に接続している。９は絶縁材であり、
バンプ電極６八〇が接続しているリード５を半導体チッ
プ４Ｂから絶縁し、またバンプ電極６Ｂ１が接続してい
るリード５を半導体チップ４Ａから絶縁している。なお
、リード５は、半導体チップ４Ａと４Ｂを向い合せてリ
ード５に接続した後に、適正な形状に成型する。そして
、半導体チップ４Ａと４Ｂを１組として、モジュール基
板１の表面及び裏面に複数組ずつ配置する。
以上のように、バンプ電極６Ａと６Ｂの配置を対称にし
て、同一のり−ド５に接続したことにより、モジュール
基板１上における半導体チップ４Ａ、４Ｂの実装密度を
２倍にすることができる。
て、同一のり−ド５に接続したことにより、モジュール
基板１上における半導体チップ４Ａ、４Ｂの実装密度を
２倍にすることができる。
なお、第１１図及び第１２図に示すように、半導体チッ
プ４Ａのバンプ電極６Ａ１と、半導体チップ４Ｂのバン
プ電極６Ｂ１を対称位置すなわち半導体チップ４Ｂを半
導体チップ４Ａに重ねたとき、それらバンプ電極６Ａい
６Ｂ１が重なるように配置してもよい。ただし、バンプ
電極６Ａ□が接続しているリード５と、バンプ電極６８
１が接続しているリード５は重ねられるが、それらの間
は絶縁材９で絶縁する。なお、第１１図は重さね合せら
れる２個の半導体チップ４Ａと４Ｂの平面図、第１２図
は半導体チップ４Ａ、４Ｂを向き合せて同一のリード５
に接続し、それを半導体チップ４Ａの１の方向から見た
ときの側面図である。
プ４Ａのバンプ電極６Ａ１と、半導体チップ４Ｂのバン
プ電極６Ｂ１を対称位置すなわち半導体チップ４Ｂを半
導体チップ４Ａに重ねたとき、それらバンプ電極６Ａい
６Ｂ１が重なるように配置してもよい。ただし、バンプ
電極６Ａ□が接続しているリード５と、バンプ電極６８
１が接続しているリード５は重ねられるが、それらの間
は絶縁材９で絶縁する。なお、第１１図は重さね合せら
れる２個の半導体チップ４Ａと４Ｂの平面図、第１２図
は半導体チップ４Ａ、４Ｂを向き合せて同一のリード５
に接続し、それを半導体チップ４Ａの１の方向から見た
ときの側面図である。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
パンケージで封止せずに、ＴＡＢでリードが接続された
半導体チップを複数個モジュール基板に塔載して半導体
装置を構成したことにより、１個の半導体チップがモジ
ュール基板上に占める面積を小さくできるので、モジュ
ール基板に多くの半導体チップを塔載できる。すなわち
、半導体装置の実装密度を高くすることができる・
半導体チップを複数個モジュール基板に塔載して半導体
装置を構成したことにより、１個の半導体チップがモジ
ュール基板上に占める面積を小さくできるので、モジュ
ール基板に多くの半導体チップを塔載できる。すなわち
、半導体装置の実装密度を高くすることができる・
第１図は、本発明の実施例ｒの半導体装置の概略構成を
示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面Ｍ、 第４図は、実施例Ｉの変形例を説明するためのモジュー
ル基板１の一部の斜視図。 第５図は、本発明の実施例Ｈの半導体装置の正面図、 第６図は、本発明の実施例Ｉｌｌの半導体装置の側面図
、 第７図は、前記半導体装置の正面図、 第８図は、本発明の実施例■における２個の半導体チッ
プの平面図。 第９図は、第８図に示した２個の半導体チップを向い合
せて同一のリードに接続し、これをＩの方向から見たと
きの側面図、 第１０図は、同一のリードに接続した２個の半導体チッ
プを■の方向から見たときの側面図、第１１図は重さね
合せられる２個の半導体チップ４Ａと４Ｂの平面図。 第１２図は半導体チップ４Ａ、４Ｂを向き合せて同一の
リード５に接続し、それを半導体チップ４Ａの１の方向
から見たときの側面図である。 図中、１・・・モジュール基板、２．３Ａ、５Ａ、５Ｂ
、５Ｃ１５Ｄ、５Ｅ、５Ｆ・・リード、３・・・デコー
ダ、４Ａ、４Ｂ、４Ｃ１４Ｄ・・・半導体チップ、６Ａ
、６Ｂ・・・バンプ電極、７・・・シリコーンゴム又は
レジン、８・・・貫通配線、９・・・絶縁材。 ５−＋ 代理人 弁理士 小川置方 ゛ノ −ノ 第３図 つＦ３１；ハｌ ＪＬＩ 第５図 第６図 第８図
示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面Ｍ、 第４図は、実施例Ｉの変形例を説明するためのモジュー
ル基板１の一部の斜視図。 第５図は、本発明の実施例Ｈの半導体装置の正面図、 第６図は、本発明の実施例Ｉｌｌの半導体装置の側面図
、 第７図は、前記半導体装置の正面図、 第８図は、本発明の実施例■における２個の半導体チッ
プの平面図。 第９図は、第８図に示した２個の半導体チップを向い合
せて同一のリードに接続し、これをＩの方向から見たと
きの側面図、 第１０図は、同一のリードに接続した２個の半導体チッ
プを■の方向から見たときの側面図、第１１図は重さね
合せられる２個の半導体チップ４Ａと４Ｂの平面図。 第１２図は半導体チップ４Ａ、４Ｂを向き合せて同一の
リード５に接続し、それを半導体チップ４Ａの１の方向
から見たときの側面図である。 図中、１・・・モジュール基板、２．３Ａ、５Ａ、５Ｂ
、５Ｃ１５Ｄ、５Ｅ、５Ｆ・・リード、３・・・デコー
ダ、４Ａ、４Ｂ、４Ｃ１４Ｄ・・・半導体チップ、６Ａ
、６Ｂ・・・バンプ電極、７・・・シリコーンゴム又は
レジン、８・・・貫通配線、９・・・絶縁材。 ５−＋ 代理人 弁理士 小川置方 ゛ノ −ノ 第３図 つＦ３１；ハｌ ＪＬＩ 第５図 第６図 第８図
Claims (1)
- 【特許請求の範囲】 １、半導体チップのバンプ電極をリードに接続し、該リ
ードを有する半導体チップを複数個、モジュール基板の
配線に接続して構成した半導体装置。 ２、前記半導体チップは、パッケージで封止されていな
いことを特徴とする特許請求の範囲第１項記載の半導体
装置。 ３、前記半導体チップは、前記モジュール基板の表面と
裏面の両面に塔載されていることを特徴とする特許請求
の範囲第１項記載の半導体装置。 ４、前記半導体装置は、第１の半導体チップの上に第２
の半導体チップを重ることにより、同一信号あるいは同
一電位を入力又は出力するリード同志を接続して半導体
チップの組を構成し、該半導体チップの組を前記モジュ
ール基板に複数組塔載して構成したものであることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ５、前記モジュール基板の表面に塔載されている半導体
チップは、バンプ電極が設けられている方の面と反対側
の面が塔載基板と対面し、モジュール基板の裏面に塔載
されている半導体チップは、バンプ電極が設けられてい
る方の面がモジュール基板と対面していることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ６、前記半導体チップのバンプ電極の配置を、第１の半
導体チップと第２の半導体チップとで対称にし、バンプ
電極同志が接続するように、第２の半導体チップを裏返
しにして第１の半導体チップに重ね、それら第１の半導
体チップと第２の半導体チップの間にリードを介在させ
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155478A JP2603636B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
| KR1019880007112A KR970003915B1 (ko) | 1987-06-24 | 1988-06-14 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
| US07/209,739 US4982265A (en) | 1987-06-24 | 1988-06-22 | Semiconductor integrated circuit device and method of manufacturing the same |
| US07/796,873 US5138438A (en) | 1987-06-24 | 1991-11-25 | Lead connections means for stacked tab packaged IC chips |
| KR1019930010378A KR970003914B1 (ko) | 1987-06-24 | 1993-06-09 | 반도체 메모리 모듈 |
| KR1019930010377A KR970003913B1 (ko) | 1987-06-24 | 1993-06-09 | 반도체 기억 장치의 실장 방법 |
| US08/323,709 US5587341A (en) | 1987-06-24 | 1994-10-18 | Process for manufacturing a stacked integrated circuit package |
| US08/763,469 US5708298A (en) | 1987-06-24 | 1996-12-10 | Semiconductor memory module having double-sided stacked memory chip layout |
| US08/984,330 US5910685A (en) | 1987-06-24 | 1997-12-03 | Semiconductor memory module having double-sided stacked memory chip layout |
| US09/292,999 US6262488B1 (en) | 1987-06-24 | 1999-04-16 | Semiconductor memory module having double-sided memory chip layout |
| US09/863,450 US6424030B2 (en) | 1987-06-24 | 2001-05-24 | Semiconductor memory module having double-sided stacked memory chip layout |
| US10/124,281 US6521993B2 (en) | 1987-06-24 | 2002-04-18 | Semiconductor memory module having double-sided stacked memory chip layout |
| US10/341,397 US6693346B2 (en) | 1987-06-24 | 2003-01-14 | Semiconductor memory module having double-sided stacked memory chip layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155478A JP2603636B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294116A Division JP2581532B2 (ja) | 1995-11-13 | 1995-11-13 | 半導体装置 |
| JP8072776A Division JP2713876B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体装置 |
| JP8072777A Division JP2706699B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体モジュール |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH011269A true JPH011269A (ja) | 1989-01-05 |
| JPS641269A JPS641269A (en) | 1989-01-05 |
| JP2603636B2 JP2603636B2 (ja) | 1997-04-23 |
Family
ID=15606928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155478A Expired - Lifetime JP2603636B2 (ja) | 1987-06-24 | 1987-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603636B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
| JP2811758B2 (ja) * | 1989-06-20 | 1998-10-15 | 松下電器産業株式会社 | Ｉｃメモリカード |
| JPH0323997A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| JPH0323999A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
| JP2811759B2 (ja) * | 1989-06-20 | 1998-10-15 | 松下電器産業株式会社 | Ｉｃメモリカード |
| JP2855719B2 (ja) * | 1989-03-20 | 1999-02-10 | セイコーエプソン株式会社 | 半導体装置 |
| US5293953A (en) * | 1989-06-30 | 1994-03-15 | Mazda Motor Corporation | Rear wheel steering system for a vehicle |
| US5463253A (en) * | 1990-03-15 | 1995-10-31 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| SG52794A1 (en) | 1990-04-26 | 1998-09-28 | Hitachi Ltd | Semiconductor device and method for manufacturing same |
| JP2504969Y2 (ja) * | 1991-09-30 | 1996-07-24 | 船井電機株式会社 | 半導体の実装構造 |
| JP3398721B2 (ja) | 1999-05-20 | 2003-04-21 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
| JP2001077301A (ja) | 1999-08-24 | 2001-03-23 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
| KR20010064907A (ko) | 1999-12-20 | 2001-07-11 | 마이클 디. 오브라이언 | 와이어본딩 방법 및 이를 이용한 반도체패키지 |
| US6656765B1 (en) | 2000-02-02 | 2003-12-02 | Amkor Technology, Inc. | Fabricating very thin chip size semiconductor packages |
| US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
| US6564454B1 (en) | 2000-12-28 | 2003-05-20 | Amkor Technology, Inc. | Method of making and stacking a semiconductor package |
| KR100401020B1 (ko) | 2001-03-09 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지 |
| KR100418380B1 (ko) * | 2001-07-16 | 2004-02-11 | 주식회사 지아이씨하이테크 | 적층 반도체 패키지 및 그 적층 방법 |
| US6555917B1 (en) | 2001-10-09 | 2003-04-29 | Amkor Technology, Inc. | Semiconductor package having stacked semiconductor chips and method of making the same |
| US6946323B1 (en) | 2001-11-02 | 2005-09-20 | Amkor Technology, Inc. | Semiconductor package having one or more die stacked on a prepackaged device and method therefor |
| US6737750B1 (en) | 2001-12-07 | 2004-05-18 | Amkor Technology, Inc. | Structures for improving heat dissipation in stacked semiconductor packages |
| US7154171B1 (en) | 2002-02-22 | 2006-12-26 | Amkor Technology, Inc. | Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor |
| US6879047B1 (en) | 2003-02-19 | 2005-04-12 | Amkor Technology, Inc. | Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor |
| US6977431B1 (en) | 2003-11-05 | 2005-12-20 | Amkor Technology, Inc. | Stackable semiconductor package and manufacturing method thereof |
| JP4815992B2 (ja) * | 2005-10-18 | 2011-11-16 | 三菱電機株式会社 | コンデンサ装置 |
| US9466545B1 (en) | 2007-02-21 | 2016-10-11 | Amkor Technology, Inc. | Semiconductor package in package |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157542U (ja) * | 1984-09-18 | 1986-04-17 | ||
| JPS61248541A (ja) * | 1985-04-26 | 1986-11-05 | Matsushita Electronics Corp | 半導体装置 |
| JPS6290958A (ja) * | 1985-10-17 | 1987-04-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1987
- 1987-06-24 JP JP62155478A patent/JP2603636B2/ja not_active Expired - Lifetime
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