JPH01137660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01137660A JPH01137660A JP62295241A JP29524187A JPH01137660A JP H01137660 A JPH01137660 A JP H01137660A JP 62295241 A JP62295241 A JP 62295241A JP 29524187 A JP29524187 A JP 29524187A JP H01137660 A JPH01137660 A JP H01137660A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- lead
- semiconductor device
- leads
- inner leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に間し゛、特に低コストで多ピン
化に好適なパッケージ構造に関するものである。
化に好適なパッケージ構造に関するものである。
従来のデュアル・インライン・パッケージ（以下、ＤＴ
Ｐという）、クオツド・フラン１〜・パッケージ（以下
、ＱＦＰという）等の面付半導体装置は、そのリードを
一列に配列接続して実装基板に実装されている。
Ｐという）、クオツド・フラン１〜・パッケージ（以下
、ＱＦＰという）等の面付半導体装置は、そのリードを
一列に配列接続して実装基板に実装されている。
しかしながら、本発明者の検討によれば、前記従来の面
付半導体装置では、リードフレームの多ピン化への点に
ついて配慮がされておらず、ＱＦＰのピン数がリードフ
レームのエツチング精度のみに依存するため、ＱＦＰの
実装密度向上の点で問題があった。
付半導体装置では、リードフレームの多ピン化への点に
ついて配慮がされておらず、ＱＦＰのピン数がリードフ
レームのエツチング精度のみに依存するため、ＱＦＰの
実装密度向上の点で問題があった。
本発明の目的は、ＱＦＰパッケージでの多ビン化への対
応及び実装密度向上を図ることが可能な技術を提供する
ことにある。
応及び実装密度向上を図ることが可能な技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、樹脂封止型半導体装置において、複数枚のリ
ードフレームのインナーリードをそれぞれ絶縁性接着剤
を介在させて重ねたリードフレーム構造体を備えたもの
である。
ードフレームのインナーリードをそれぞれ絶縁性接着剤
を介在させて重ねたリードフレーム構造体を備えたもの
である。
前記した手段によれば、複数枚のリードフレームのイン
ナーリードをそれぞれ絶縁性接着剤を介在させて重ねた
リードフレーム構造体を備えたことにより、実装基板に
リードを並列に複数列接続して面付実装することができ
るので、１つのパッケージのビン数を増加することが可
能となり、高密度実装を図ることができる。
ナーリードをそれぞれ絶縁性接着剤を介在させて重ねた
リードフレーム構造体を備えたことにより、実装基板に
リードを並列に複数列接続して面付実装することができ
るので、１つのパッケージのビン数を増加することが可
能となり、高密度実装を図ることができる。
以下、本発明の一実施例を図面を用いて説明する。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第１図は、本発明をＤＩＰ型半導体装置に適用した一実
施例の外観構成を説明するための斜視図、第２図は、第
１図に示す■−■切断線で切った断面図。
施例の外観構成を説明するための斜視図、第２図は、第
１図に示す■−■切断線で切った断面図。
第３図は、第１図に示すＤＩＰ型半導体装置の樹脂封止
する前段の工程における概略構成を示す平面図、 第４図は、本発明のリードフレームの他の実施例の概略
構成を示す平面図、 第５図は、第１図に示す実装基板に設けられているパッ
ドのレイアウトを示す斜視図である。
する前段の工程における概略構成を示す平面図、 第４図は、本発明のリードフレームの他の実施例の概略
構成を示す平面図、 第５図は、第１図に示す実装基板に設けられているパッ
ドのレイアウトを示す斜視図である。
第１図及び第２図に示すように、本実施例のＤＩＰ型半
導体装置は、第１リードフレーム１の上に第２リードフ
レーム２をポリイミド系樹脂等の絶縁性接着剤３で接着
して重ね合せたリードフレーム構造体４を通常のリード
フレームとして使用したものである。リードフレームｌ
のタブｌＣにペレット５を接着剤でペレット付けする。
導体装置は、第１リードフレーム１の上に第２リードフ
レーム２をポリイミド系樹脂等の絶縁性接着剤３で接着
して重ね合せたリードフレーム構造体４を通常のリード
フレームとして使用したものである。リードフレームｌ
のタブｌＣにペレット５を接着剤でペレット付けする。
ペレット５のポンディングパッドと、第１リードフレー
ム１のインナーリードＩＡ及び第２リードフレーム２の
インナーリード２Ａとを各々ボンディングワイヤ６（ボ
ール・ウェッジボンディング）により電気的に接続する
。それ全体をレンジ等の封止用樹脂７によりモールド封
止したものである。
ム１のインナーリードＩＡ及び第２リードフレーム２の
インナーリード２Ａとを各々ボンディングワイヤ６（ボ
ール・ウェッジボンディング）により電気的に接続する
。それ全体をレンジ等の封止用樹脂７によりモールド封
止したものである。
前記第１リードフレーム１の上に第２リードフレーム２
をポリイミド系樹脂等の絶縁性接着剤３で接着して重ね
合せたリードフレーム構造体４は。
をポリイミド系樹脂等の絶縁性接着剤３で接着して重ね
合せたリードフレーム構造体４は。
第３図に示すように、下段の第１リードフレーム１のイ
ンナーリードＩＡを上段の第２リードフレーム２のイン
ナーリード２Ａより長くしである。
ンナーリードＩＡを上段の第２リードフレーム２のイン
ナーリード２Ａより長くしである。
また、第１リードフレーム１の上に第２リードフレーム
２をポリイミド系樹脂等の絶縁性接着剤３で接着して重
ね合せたリードフレーム構造体４は、第４図に示すよう
に、下段の第１リードフレームｌのインナーリードＩＡ
と上段の第２リードフレーム２のインナーリード２Ａと
をずらして交互に配置してもよい。
２をポリイミド系樹脂等の絶縁性接着剤３で接着して重
ね合せたリードフレーム構造体４は、第４図に示すよう
に、下段の第１リードフレームｌのインナーリードＩＡ
と上段の第２リードフレーム２のインナーリード２Ａと
をずらして交互に配置してもよい。
また１本実施例のＤＩＰ型半導体装置は、第１図に示す
ように、実装基板８の上に実装される。
ように、実装基板８の上に実装される。
すなわち、実装基板８にはパッド（端子）８Ａ。
８Ｂが並列に配設され、それぞれパッド８Ａには第１リ
ードフレーム１のアウターリードＩＢが接続され、パッ
ド８Ｂには第２リードフレーム２のアウターリード２Ｂ
が接続される。
ードフレーム１のアウターリードＩＢが接続され、パッ
ド８Ｂには第２リードフレーム２のアウターリード２Ｂ
が接続される。
以上の説明かられかるように１本実施例によれば、２枚
のリードフレーム１及び２のインナーリードＩＡ及び２
Ａをそれぞれポリイミド系樹脂等の絶縁性接着剤３を介
在させて重ねたリードフレーム構造体４を備えたことに
より、実装基板８にリードフレーム１及び２を２列に接
続して面付実装することができるので、１つのパッケー
ジのピン数を増加することができ、高密度実装を図るこ
とができる。
のリードフレーム１及び２のインナーリードＩＡ及び２
Ａをそれぞれポリイミド系樹脂等の絶縁性接着剤３を介
在させて重ねたリードフレーム構造体４を備えたことに
より、実装基板８にリードフレーム１及び２を２列に接
続して面付実装することができるので、１つのパッケー
ジのピン数を増加することができ、高密度実装を図るこ
とができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
例えば、前記リードフレーム構造体４は、前記実施例に
限定されるものではなく、その機能を果すものであれば
どのようなものでもよい。
限定されるものではなく、その機能を果すものであれば
どのようなものでもよい。
また、前記実施例はＤＩＰ型半導体装置に本発明を適用
したが１本発明はこれ以外の面付実装半導体装置にも適
用できることは勿論である。
したが１本発明はこれ以外の面付実装半導体装置にも適
用できることは勿論である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、複数枚のリードフレームのインナーリードを
それぞれ絶縁性接着剤を介在させて重ねたリード構造体
を備えたことにより、実装基板にリードを並列に複数列
接続して実装することができるので、１つのパッケージ
のピン数を増加することが可能となり、高密度実装を図
ることができる。
それぞれ絶縁性接着剤を介在させて重ねたリード構造体
を備えたことにより、実装基板にリードを並列に複数列
接続して実装することができるので、１つのパッケージ
のピン数を増加することが可能となり、高密度実装を図
ることができる。
第１図は５本発明をＤＩＰ型半導体装置に適用した一実
施例の外Ｈ構成を説明するための斜視図、第２図は、第
１図に示す■−■切断線で切った断面図、 第３図は、第１図に示すＤＩＰ型半導体装置の樹脂封止
する前段の工程における概略構成を示す平面図、 第４図は、本発明のリードフレームの他の実施例の概略
構成を示す平面図。 第５図は、第１図に示す実装基板に設けられているパッ
ドのレイアウトを示す斜視図である。 図中、１・・・第１リードフレーム、ＩＡ、２Ａ・・・
インナーリード、ＩＢ、２Ｂ・・・アウターリード、２
・・・第２リードフレーム、３・・・絶縁性接着剤、４
・・・リードフレーム構造体、６・・・ボンディングワ
イヤ、５・・・ペレット、７・・・対土用樹脂、８・・
・実装基板、８Ａ、８Ｂ・・・パッド（端子）である。 第１図 第２図
施例の外Ｈ構成を説明するための斜視図、第２図は、第
１図に示す■−■切断線で切った断面図、 第３図は、第１図に示すＤＩＰ型半導体装置の樹脂封止
する前段の工程における概略構成を示す平面図、 第４図は、本発明のリードフレームの他の実施例の概略
構成を示す平面図。 第５図は、第１図に示す実装基板に設けられているパッ
ドのレイアウトを示す斜視図である。 図中、１・・・第１リードフレーム、ＩＡ、２Ａ・・・
インナーリード、ＩＢ、２Ｂ・・・アウターリード、２
・・・第２リードフレーム、３・・・絶縁性接着剤、４
・・・リードフレーム構造体、６・・・ボンディングワ
イヤ、５・・・ペレット、７・・・対土用樹脂、８・・
・実装基板、８Ａ、８Ｂ・・・パッド（端子）である。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、半導体装置において、複数枚のリードフレームのイ
ンナーリードをそれぞれ絶縁性接着剤を介在させて重ね
たリードフレーム構造体を備えたことを特徴とする半導
体装置。 ２、前記リードフレーム構造は、下段のリードフレーム
のインナーリードが上段のリードフレームのインナーリ
ードより長いことを特徴とする特許請求の範囲第１項に
記載の半導体装置。 ３、前記リードフレーム構造体は、２枚のリードフレー
ムを絶縁性接着剤を介在させて重ねたものであって、下
段のリードフレームのインナーリードと上段のリードフ
レームのインナーリードとをずらして交互に配置したこ
とを特徴とする特許請求の範囲第１項又は第２項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295241A JPH01137660A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295241A JPH01137660A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137660A true JPH01137660A (ja) | 1989-05-30 |
Family
ID=17818042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295241A Pending JPH01137660A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137660A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016079A3 (en) * | 1989-06-09 | 1991-02-07 | Jaesup N Lee | Low impedance packaging |
| US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
| FR2664097A1 (fr) * | 1990-06-28 | 1992-01-03 | Sgs Thomson Microelectronics | Boitier de circuit integre et son procede de fabrication. |
| US5438021A (en) * | 1992-04-17 | 1995-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a multiple-chip semiconductor device with different leadframes |
| US7133169B2 (en) | 1996-11-05 | 2006-11-07 | Yoshiki Tsuchiyama | Apparatus equipped with removable scanner unit |
| US7379218B1 (en) | 1996-11-05 | 2008-05-27 | Fujitsu Limited | Apparatus equipped with removable scanner unit |
| JP2009016843A (ja) * | 2007-07-09 | 2009-01-22 | Samsung Techwin Co Ltd | リードフレーム構造体及びそれを備えた半導体パッケージ |
-
1987
- 1987-11-25 JP JP62295241A patent/JPH01137660A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016079A3 (en) * | 1989-06-09 | 1991-02-07 | Jaesup N Lee | Low impedance packaging |
| US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
| US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
| FR2664097A1 (fr) * | 1990-06-28 | 1992-01-03 | Sgs Thomson Microelectronics | Boitier de circuit integre et son procede de fabrication. |
| US5438021A (en) * | 1992-04-17 | 1995-08-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a multiple-chip semiconductor device with different leadframes |
| US7133169B2 (en) | 1996-11-05 | 2006-11-07 | Yoshiki Tsuchiyama | Apparatus equipped with removable scanner unit |
| US7379218B1 (en) | 1996-11-05 | 2008-05-27 | Fujitsu Limited | Apparatus equipped with removable scanner unit |
| JP2009016843A (ja) * | 2007-07-09 | 2009-01-22 | Samsung Techwin Co Ltd | リードフレーム構造体及びそれを備えた半導体パッケージ |
| US7952175B2 (en) * | 2007-07-09 | 2011-05-31 | Samsung Techwin Co., Ltd. | Lead frame, semiconductor package including the lead frame and method of forming the lead frame |
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