JPH01128152A - シリアルｉ／ｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電子回路に属するシリアルＩ／Ｏ回路に関す
るものである。

〔従来の技術〕

従来のシリアルＩ／Ｏ回路は第２図（こ示すようなもの
であった。図において、（１）は右シフトのシフトレジ
スタ、（ＳＩＮ）はシフトレジスタ（１）の入力であり
、シリアル送受信入力である。（ＳｏｕＴ）はシフトレ
ジスタ（１）の出力であり、シリアル送受信の送信出力
である。（ＳＯＬＫ）はシフトレジスタ（１）のシフト
動作の同期クロック、（ＢｔｌＳ７）〜（ＢＵＳＯ）は
内部データバスのビット７〜ビツト０であり、シフトレ
ジスタ（１）との間でデータの入出力を行う。この従来
例の場合、データは８ビツト構成となっており、また、
シリアル送受信は最下位ビット（ＬＳＢ）から行われる
。

次に動作について説明する。まず、送信するデ−タをデ
ータバス（ＢＵＳ７）〜（ＢＬＪＳｔｏ）を通してシフ
トレジスタ（１）にセットする。その後、同期クロック
信号（ＳＣＬＫ）が１サイクル入力されると、シフトレ
ジスタは１ビツトだけデータをシフトし、最下位ビット
にあったデータは（５ｏｕＴ、）に出力される。同時に
シフトレジスタの最下位ビットには（ＳＩＮ）の入力デ
ータが入る。同様にして、同期クロック信号（ＳｏＬｘ
）が計８サイクル入力されると、シフトレジスタにセッ
トされた８ビツトのデータは全て（５ＯＵＴ　）に出力
され、代りに（ＳＩＮ）カラ入力された８ビツトのデー
タがシフトレジスタに入る。この受信されたデータはデ
ータバス（ＢＵＳ７）〜（ＢＵＳｏ）を通して見ること
ができる。この従来例の場合、（５ＯＵＴ　）からのデ
ータの出力も（ＳＩＮ）からのデータの入力も、シフト
レジスタ（１）の（Ｓ。

ＵＴ）から出力されるビットがデータバスの最下位ビッ
ト（ＢＵＳｏ）につながっているため、最下位ビット（
ＢＵＳｏ）につながっているため、最下位ビットから行
われる。

〔発明が解決しようとする問題点〕

従来のシリアルＩ／Ｏ回路は以上のように構成されてい
たので、シリアル送受信されるデータのビットの順番が
固定されておりにの従来例では最下位ビットからに固定
）、また、同期クロック信号の極性も固定されているた
め、違うタイプのシリアルＩ／Ｏ回路との接続が容易に
はできないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、種々のタイプのシリアルＩ／Ｏ回路と接続が
できるように、シリアル送受信のビットの順番を最上位
からと最下位からの選択ができ、同期クロック信号の極
性も切換えられるシリアルＩ／Ｏ回路を得ることを目的
とする。

〔問題点を解決するための手段〕

この発明に係るシリアルＩ／Ｏ回路は、従来のシリアル
レ′０回路にシフトレジスタとデータバスの接続の上位
、下位を切換えられるデータ入出力回路と、同期クロッ
ク信号の極性切換回路とそれらを制御する制御レジスタ
を設けたものである。

〔作用〕

この発明におけるデータ入出力回路は、シフトレジスタ
にセットするデータとシフトレジスタから読み出すデー
タまたは内部データバスの上位。

下位の接続を変えられるため、シフトレジスタのシフト
方向が一定でも相対的に上位へのシフト、下位へのシフ
トが切換えられることになる。また、同期クロック信号
の極性切換回路は、シフトレジスタに入力される同期ク
ロック信号と外部から入力される同期クロック信号の極
性を変えられるため、シフトレジスタの同期極性が固定
されていても、極性切換回路によって外部から入力され
る同期クロックに対するシフトレジスタの同期極性を変
えることができる。

〔実施例〕

以下、この゛発明の一実施例を図について説明する。

第１図において、（１）は右シフトのシフトレジスタ、
（ＳＩＮ）はシフトレジスタ（１）の入力、（５ＯＵＴ
　）はシフトレジスタ（１）の出力、（ＳＣ■、Ｋ）は
シフトレジスタ（１）の同期クロック信号、（ＢＵＳ７
）〜（ＢＵＳＯ）は内部データバスのビット７〜ビツト
Ｏであり、前記従来のものと同じものである。（２）は
データバス（ＢＵＳ７）〜（ＢＵＳｏ）とシフトレジス
タの接続の上位、下位を切変えるデータ入出力回路、（
３）はシフトレジスタ（１）に入るクロック信号の極性
を切換える極性切換回路、（４）はデータ入出力回路（
２）と極性切換回路（３）を制御する制御レジスタで、
ビット１がデータ入出力回路（２）につながり、ビット
０が極性切換回路（３）につながっている。

次に、この発明によるシリアルＩ／Ｏ回路の動作につい
て説明する。図の中でシフトレジスタ（１）の動作は前
記従来のシリアルＶＯ回路と同じである。

この発明の第１図の例では、第２図の回路にデータバス
とシフトレジスタの接続の上位、下位を切換えるデータ
入出力回路（２）と同期クロック信号の極性を切換える
極性切換回路（３）とそれらを制御する制御レジスタ（
４）が付いたものになっている。

まず、データ入出力回路（２）について説明すると、制
御レジスタ（４）の指定により、シフトレジスタの最初
にデータ出力される（ＳＯＵＴ）側がデータバスの最下
位のビットｏ　（ＢＵＳｏ）と、データ入力される（Ｓ
ＵＮ）側がデータバスの最上位のビット７　（ＢＵＳ７
）と接続されるように切換えられていると、シフトレジ
スタ（１）のシリアル出力（５ＯＵＴ　）はデータの最
下位のビット０から行われ、（ＳＩＮ）から入力された
データは最初・′に入力されたデータがデータバスのビ
ットＯ（ＢＵＳＯ）に入るため、ＬＳＢファーストのシ
リアル送受信ということになる。次に、制御レジスタ（
４）の指定によりシフトレジスタの最初にデータ出力さ
れる（ＳＯＵＴ）側がデータバスの最上位のビット７　
（ＢＵＳ７）と、データ入力される（ＳＩＮ）側がデー
タバスの最下位のビット０（ＢＵＳｏ）と接続されると
、シフトレジスタ（１）のシリアル出力（ＳＯＵＴ）は
データの最上位のビット７から行われ、（ＳＩＮ）から
入力されたデータは最初に入力されたデータがデータバ
スのビット７（ＢＵＳ７）に入るため、ＭＳＢファース
トのシリアル送受信ということになる。

極性切換回路（３）は、シフトレジスタ（１）がクロッ
クの立ち下がりでデータを出力するタイプだとすると、
制御レジスタ（４）によって外部からの同期クロック信
号（ＳＯＬＫ）が直接シフトレジスタ（１）のクロック
入力として入るように切換えられていると、シフトレジ
スタ（１）は同期クロック（ＳＯＬＫ）の立ち下がりで
データを出力することになる。また、極性切換回路（３
）が制御レジスタ（４）によって外部からの同期クロッ
ク（Ｓ　ＯＬＫ　）の反転をシフトレジスタ（１）のク
ロック入力となるように切換えられていると、シフトレ
ジスタ（１）は同期クロック信号（５ＯＬＫ）の立ち上
がりでデータを出力することになる。

なお、上記実施例ではシフトレジスタ、データバスのビ
ット数が８ビツト、シフトレジスタの同期が立ち下がり
同期の場合を示したが、データのビット数、シフトレジ
スタの同期極性に制限はない。また、シフトレジスタ、
データ入出力回路。

極性切換回路、制御レジスタの構造に制限はない。

〔発明の効果〕

以上のようにこの発明によれば、シリアル送受信の方向
（ＭＳＢファースト、ＬＳＢファースト）、同期クロッ
ク信号の極性を制御レジスタによって自由に切換えられ
るので、種々のタイプのシリアルＩ／Ｏ回路との接続が
容易に行えるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるシリアルレ勺回路図
、第２図は従来のシリアルＩ／Ｏ回路図である。 図において、（１）はシフトレジスタ、（２）はデータ
入出力回路、（３）は極性切換回路、（４）は制御レジ
スタ。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 クロック信号に同期して一方向にのみシフトするシフト
   レジスタとこのシフトレジスタと内部データバスとのデ
   ータ入出力において、データの上位、下位をレジスタで
   の指定により入れ変えることのできるデータ入出力回路
   と、外部からシフトレジスタに入る同期クロック信号の
   極性をレジスタの指定により切換えることのできる極性
   切換回路と、データ入出力の上位、下位及びクロック信
   号の極性を指定するレジスタとを備えたことを特徴とす
   るシリアルＩ／Ｏ回路。 レジスタでの指定により、シフトレジスタとデータバス
   の入出力の上位、下位を入れ変えることにより、シリア
   ル転送を最下位ビットからにしたり、最上位ビットから
   にしたりすることができ、また、レジスタでの指定によ
   り、シリアル転送の同期クロックの極性を変えることが
   できることを特徴とする特許請求の範囲第１項記載のシ
   リアルＩ／Ｏ回路。