JPS6236407B2 - - Google Patents
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- JPS6236407B2 JPS6236407B2 JP59077205A JP7720584A JPS6236407B2 JP S6236407 B2 JPS6236407 B2 JP S6236407B2 JP 59077205 A JP59077205 A JP 59077205A JP 7720584 A JP7720584 A JP 7720584A JP S6236407 B2 JPS6236407 B2 JP S6236407B2
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- JP
- Japan
- Prior art keywords
- flop
- output
- flip
- stage
- input
- Prior art date
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- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機等における処理装置と端
末装置間等のデータ転送の際に必要とされるパル
ス列の発生回路に関する。
末装置間等のデータ転送の際に必要とされるパル
ス列の発生回路に関する。
従来データを例えば処理装置から端末装置へ転
送し、出力動作を実行させたい場合、まず処理装
置は端末装置に対し、データを転送したい旨要求
を出し、端末装置はこの要求に対し準備がよけれ
ば許可信号を出す。そしてこの許可信号をトリガ
信号としてパルス列発生回路を動作させ、端末装
置が受け取ることのできるビツト数のデータと、
クロツクをともに処理装置から端末装置へ転送す
れば、端末装置はクロツクに同期してデータを受
け取ることができる。第１図は、かかる両装置間
のデータ転送の概略を説明するもので、データ処
理装置１からまず転送要求信号ａが端末装置２に
加えられる。これに応答して端末装置２から許可
信号ｂが発せられると、処理装置１からデータ信
号ｃがクロツクCPに同期して端末装置２に転送
されるのである。
送し、出力動作を実行させたい場合、まず処理装
置は端末装置に対し、データを転送したい旨要求
を出し、端末装置はこの要求に対し準備がよけれ
ば許可信号を出す。そしてこの許可信号をトリガ
信号としてパルス列発生回路を動作させ、端末装
置が受け取ることのできるビツト数のデータと、
クロツクをともに処理装置から端末装置へ転送す
れば、端末装置はクロツクに同期してデータを受
け取ることができる。第１図は、かかる両装置間
のデータ転送の概略を説明するもので、データ処
理装置１からまず転送要求信号ａが端末装置２に
加えられる。これに応答して端末装置２から許可
信号ｂが発せられると、処理装置１からデータ信
号ｃがクロツクCPに同期して端末装置２に転送
されるのである。
本発明は、上述のような一定の周期、個数をも
つデータ信号およびクロツクを発生する回路であ
つて、以下図に基いて一実施例を説明する。第２
図においてOS１，OS２はそれぞれ縦続接続され
た２個のワンシヨツトフリツプフロツプで初段の
フリツプフロツプOS１は２個の入力端子Ａ１，
Ｂ１およびセツト出力端子Ｑ１を、また後段のフ
リツプフロツプOS２は、前記OS１の出力端子Ｑ
１を入力とする入力端子Ａ２およびセツト出力端
子Ｑ２、リセツト出力端子２を有しており、初
段フリツプフロツプOS１の入力端子Ａ１にトリ
ガ信号Poを入力し、これらワンシヨツトフリツ
プフロツプOS１，OS２の各セツト出力端子Ｑ
１，Ｑ２より、それぞれパルス巾が定められた第
１パルス列Ｐ１および第２パルス列Ｐ２が出力す
る。また後段フリツプフロツプOS２のリセツト
出力Ｑ２は、初段フリツプフロツプOS１の入力
端子Ｂ１に加えられ、これを再セツトする。
つデータ信号およびクロツクを発生する回路であ
つて、以下図に基いて一実施例を説明する。第２
図においてOS１，OS２はそれぞれ縦続接続され
た２個のワンシヨツトフリツプフロツプで初段の
フリツプフロツプOS１は２個の入力端子Ａ１，
Ｂ１およびセツト出力端子Ｑ１を、また後段のフ
リツプフロツプOS２は、前記OS１の出力端子Ｑ
１を入力とする入力端子Ａ２およびセツト出力端
子Ｑ２、リセツト出力端子２を有しており、初
段フリツプフロツプOS１の入力端子Ａ１にトリ
ガ信号Poを入力し、これらワンシヨツトフリツ
プフロツプOS１，OS２の各セツト出力端子Ｑ
１，Ｑ２より、それぞれパルス巾が定められた第
１パルス列Ｐ１および第２パルス列Ｐ２が出力す
る。また後段フリツプフロツプOS２のリセツト
出力Ｑ２は、初段フリツプフロツプOS１の入力
端子Ｂ１に加えられ、これを再セツトする。
Ｃは、初段ワンシヨツトフリツプフロツプOS
１の出力Ｑ１が入力し、その出力数を計数するｎ
進カウンタで、最初のトリガ信号Ｐ０によりリセ
ツトされ、また計数内容がｎに達したとき出力端
子Ｎに出力を発し、この信号により初段フリツプ
フロツプOS１はリセツトされる。第３図は、ワ
ンシヨツトフリツプフロツプOSの回路例を示し
FFは単安定フリツプフロツプで入力端子１を有
し、セツト出力Ｑ、リセツト出力を発生する。
１の出力Ｑ１が入力し、その出力数を計数するｎ
進カウンタで、最初のトリガ信号Ｐ０によりリセ
ツトされ、また計数内容がｎに達したとき出力端
子Ｎに出力を発し、この信号により初段フリツプ
フロツプOS１はリセツトされる。第３図は、ワ
ンシヨツトフリツプフロツプOSの回路例を示し
FFは単安定フリツプフロツプで入力端子１を有
し、セツト出力Ｑ、リセツト出力を発生する。
２は、入力端子Ａからの信号を反転するインバ
ータ、３はこの入力端子Ａからの信号の反転出力
と、入力端子Ｂからの信号を２入力とするアンド
ゲート、Rdはリセツト端子である。かかる構成
のワンシヨツトフリツプフロツプは、端子Ｂ入力
信号が“１”であつて端子Ａ入力信号が“１”か
ら０”へかわつたとき、また端子Ａ入力信号が
“０”であつて端子Ｂ入力信号が“０”から
“１”へかわつたとき、セツト出力Ｑを発生す
る。なお信号“０”は“Low”に“１”は
“High”に対応する。
ータ、３はこの入力端子Ａからの信号の反転出力
と、入力端子Ｂからの信号を２入力とするアンド
ゲート、Rdはリセツト端子である。かかる構成
のワンシヨツトフリツプフロツプは、端子Ｂ入力
信号が“１”であつて端子Ａ入力信号が“１”か
ら０”へかわつたとき、また端子Ａ入力信号が
“０”であつて端子Ｂ入力信号が“０”から
“１”へかわつたとき、セツト出力Ｑを発生す
る。なお信号“０”は“Low”に“１”は
“High”に対応する。
次に第４図を用いて上記構成の回路の動作を説
明する。いまトリガパルスＰ０がワンシヨツトフ
リツプフロツプOS１の入力端子Ａ１に入力する
とこの信号Ｐ０はカウンタＣの内容をゼロにリセ
ツトするとともにその立下り時ワンシヨツトフリ
ツプフロツプOS１をセツトする。このセツト状
態は一定時間保持された後自動的にリセツト状態
に戻る。このセツト出力Ｑ１の立下り信号で、次
段のワンシヨツトフリツプフロツプOS２がセツ
トされる。
明する。いまトリガパルスＰ０がワンシヨツトフ
リツプフロツプOS１の入力端子Ａ１に入力する
とこの信号Ｐ０はカウンタＣの内容をゼロにリセ
ツトするとともにその立下り時ワンシヨツトフリ
ツプフロツプOS１をセツトする。このセツト状
態は一定時間保持された後自動的にリセツト状態
に戻る。このセツト出力Ｑ１の立下り信号で、次
段のワンシヨツトフリツプフロツプOS２がセツ
トされる。
かかるセツト状態も予め設定された時間保持さ
れた後自動的にリセツト状態に復帰する。
れた後自動的にリセツト状態に復帰する。
後段のワンシヨツトフリツプフロツプOS２の
リセツト出力２は、初段のワンシヨツトフリツ
プフロツプOS１の入力端子Ｂ１に加えられ、再
びこのフリツプフロツプOS１をセツトする。こ
のようにして２個のワンシヨツトフリツプフロツ
プOS１，OS２は、セツト、リセツトを繰り返
し、出力端子Ｐ１，Ｐ２よりそれぞれパルス列を
発生する。
リセツト出力２は、初段のワンシヨツトフリツ
プフロツプOS１の入力端子Ｂ１に加えられ、再
びこのフリツプフロツプOS１をセツトする。こ
のようにして２個のワンシヨツトフリツプフロツ
プOS１，OS２は、セツト、リセツトを繰り返
し、出力端子Ｐ１，Ｐ２よりそれぞれパルス列を
発生する。
そしてカウンタＣの内容がｎとなつたとき出力
Ｎを発生し、この信号によりワンシヨツトフリツ
プフロツプOS１はリセツトされ、パルス発生動
作は停止する。すなわち、夫々所定のパルス巾の
パルス列出力Ｐ１，Ｐ２はそれぞれのフリツプフ
ロツプOS１，OS２にて予め設定された周期をも
ち、かつカウンタＣにて決定される個数のパルス
を発生する。
Ｎを発生し、この信号によりワンシヨツトフリツ
プフロツプOS１はリセツトされ、パルス発生動
作は停止する。すなわち、夫々所定のパルス巾の
パルス列出力Ｐ１，Ｐ２はそれぞれのフリツプフ
ロツプOS１，OS２にて予め設定された周期をも
ち、かつカウンタＣにて決定される個数のパルス
を発生する。
第１図に示す例において上記パルスを適用する
と、２種のパルス列のうちパルス列Ｐ１をデータ
用のクロツクパルスとして処理装置内で使用し、
他方のパルス列Ｐ２を受信同期用のクロツクパル
スとして使用することができる。なお、上記実施
例では、カウンタＣの出力Ｎをワンシヨツトフリ
ツプフロツプOS１のリセツト端子Rdに直接加え
る構成としたが、カウンタとしてバイナリカウン
タが使用される場合、一旦デコーダに入力して10
進数に変換した後、その出力を初段フリツプフロ
ツプのリセツト端子に入力すればよい。さらに、
上記実施例では出力するパルス列を２列とした
が、ワンシヨツトフリツプフロツプの数を増加
し、それぞれのセツト出力端子から出力を取り出
せば、フリツプフロツプの数に応じてパルス列を
増加させ得ることは言うまでもない。
と、２種のパルス列のうちパルス列Ｐ１をデータ
用のクロツクパルスとして処理装置内で使用し、
他方のパルス列Ｐ２を受信同期用のクロツクパル
スとして使用することができる。なお、上記実施
例では、カウンタＣの出力Ｎをワンシヨツトフリ
ツプフロツプOS１のリセツト端子Rdに直接加え
る構成としたが、カウンタとしてバイナリカウン
タが使用される場合、一旦デコーダに入力して10
進数に変換した後、その出力を初段フリツプフロ
ツプのリセツト端子に入力すればよい。さらに、
上記実施例では出力するパルス列を２列とした
が、ワンシヨツトフリツプフロツプの数を増加
し、それぞれのセツト出力端子から出力を取り出
せば、フリツプフロツプの数に応じてパルス列を
増加させ得ることは言うまでもない。
第５図に本発明の特徴とするパルス列発生回路
の具体例を示す。同図に於いてトリガ信号を複数
個例えば３個Ｐ０１，Ｐ０２，Ｐ０３とし、かつ
それぞれのトリガ信号に応じて各パルス列のパル
ス数を異ならしめたものである。
の具体例を示す。同図に於いてトリガ信号を複数
個例えば３個Ｐ０１，Ｐ０２，Ｐ０３とし、かつ
それぞれのトリガ信号に応じて各パルス列のパル
ス数を異ならしめたものである。
以下第５図を用いて説明すると、４は３種のト
リガ信号Ｐ０１，Ｐ０２，Ｐ０３が入力するオア
ゲートで、このオアゲート４の出力は、前記実施
例同様の初段のワンシヨツトフリツプフロツプ
OS１の入力端子Ａ１に入力する。Ｄは、デコー
ダでカウンタＣの２進化信号を10進数にデコード
するものであり、３つの異なる計数値Ｌ、Ｍ、Ｎ
に対応した出力を発する。例えば該デコーダＤと
しては、TI社製の1972年発表の4LINE−T0−16
−LINE DECODERS“SN74154”（TIバイポー
ラデイジタルICデータブツクに詳しい）が用い
られる。これは４ビツトの２進数カウンタ出力が
入力され、番号０〜15が付された16個の出力端子
の内の入力値に対応した出力端子のみが他の
“Hi”レベルと異なり“Low”レベルとなるもの
であつて、例えば計数値Ｌ＝３、Ｍ＝８、Ｎ＝11
であれば、番号３、８、11の出力端子に連なる各
出力信号線が夫々出力Ｌ，Ｍ，Ｎ信号を送出する
事となる。FF１，FF２，FF３は、トリガ信号
Ｐ０１，Ｐ０２，Ｐ０３の各々によりセツトされ
るフリツプフロツプで、リセツト信号は端子５よ
り一括して入力される。６，７，８はこれらのフ
リツプフロツプFF１，FF２，FF３のセツト出
力を一入力とし、デコーダＤの出力Ｌ、Ｍ、Ｎ信
号を他方の入力とするアンドゲート、９はこれら
アンドゲート６，７，８の出力を入力とするオア
ゲートで、その出力はワンシヨツトフリツプフロ
ツプOS１のリセツト端子Rdに入力する。その他
の構成は前記実施例と同一である。
リガ信号Ｐ０１，Ｐ０２，Ｐ０３が入力するオア
ゲートで、このオアゲート４の出力は、前記実施
例同様の初段のワンシヨツトフリツプフロツプ
OS１の入力端子Ａ１に入力する。Ｄは、デコー
ダでカウンタＣの２進化信号を10進数にデコード
するものであり、３つの異なる計数値Ｌ、Ｍ、Ｎ
に対応した出力を発する。例えば該デコーダＤと
しては、TI社製の1972年発表の4LINE−T0−16
−LINE DECODERS“SN74154”（TIバイポー
ラデイジタルICデータブツクに詳しい）が用い
られる。これは４ビツトの２進数カウンタ出力が
入力され、番号０〜15が付された16個の出力端子
の内の入力値に対応した出力端子のみが他の
“Hi”レベルと異なり“Low”レベルとなるもの
であつて、例えば計数値Ｌ＝３、Ｍ＝８、Ｎ＝11
であれば、番号３、８、11の出力端子に連なる各
出力信号線が夫々出力Ｌ，Ｍ，Ｎ信号を送出する
事となる。FF１，FF２，FF３は、トリガ信号
Ｐ０１，Ｐ０２，Ｐ０３の各々によりセツトされ
るフリツプフロツプで、リセツト信号は端子５よ
り一括して入力される。６，７，８はこれらのフ
リツプフロツプFF１，FF２，FF３のセツト出
力を一入力とし、デコーダＤの出力Ｌ、Ｍ、Ｎ信
号を他方の入力とするアンドゲート、９はこれら
アンドゲート６，７，８の出力を入力とするオア
ゲートで、その出力はワンシヨツトフリツプフロ
ツプOS１のリセツト端子Rdに入力する。その他
の構成は前記実施例と同一である。
かかる構成にすれば、トリガ信号Ｐ０１を入力
するとフリツプフロツプFF１がセツト状態とな
るため、各ワンシヨツトフリツプフロツプOS
１，OS２……OSnの出力パルスがＬ個となつた
ときデコーダＤからＬ信号が出力し、アンドゲー
ト６を開き、初段のワンシヨツトフリツプフロツ
プOS１のリセツト端子Rdに信号を加えこれをリ
セツトする。
するとフリツプフロツプFF１がセツト状態とな
るため、各ワンシヨツトフリツプフロツプOS
１，OS２……OSnの出力パルスがＬ個となつた
ときデコーダＤからＬ信号が出力し、アンドゲー
ト６を開き、初段のワンシヨツトフリツプフロツ
プOS１のリセツト端子Rdに信号を加えこれをリ
セツトする。
それ故、パルス発生は停止する。トリガ信号Ｐ
０２，Ｐ０３を入力した場合においても同様に、
それぞれ出力パルス列のパルスがＭ個若しくはＮ
個となつたときパルス発生は停止する。このよう
にトリガ信号Ｐ０１，Ｐ０２，Ｐ０３の切換えに
より所望のパルス数を得ることが可能となる。
０２，Ｐ０３を入力した場合においても同様に、
それぞれ出力パルス列のパルスがＭ個若しくはＮ
個となつたときパルス発生は停止する。このよう
にトリガ信号Ｐ０１，Ｐ０２，Ｐ０３の切換えに
より所望のパルス数を得ることが可能となる。
以上の説明のように本発明パルス列発生回路
は、複数個縦続接続したワンシヨツトフリツプフ
ロツプと、カウンタと、デコーダと、ワンシヨツ
トフリツプフロツプとを使用するのみで、所望の
周期でしかも所望のパルス巾のパルス列を得るこ
とができるばかりか、このパルス列のパルス数を
複数通りに設定でき所望のパルス数を選択的に得
る事が可能となる。従つて電子計算機等における
処理装置および端末装置間のデータの授受を行な
うに最適な汎用性の高いパルス列発生回路を得る
事ができる。
は、複数個縦続接続したワンシヨツトフリツプフ
ロツプと、カウンタと、デコーダと、ワンシヨツ
トフリツプフロツプとを使用するのみで、所望の
周期でしかも所望のパルス巾のパルス列を得るこ
とができるばかりか、このパルス列のパルス数を
複数通りに設定でき所望のパルス数を選択的に得
る事が可能となる。従つて電子計算機等における
処理装置および端末装置間のデータの授受を行な
うに最適な汎用性の高いパルス列発生回路を得る
事ができる。
また回路構成が簡単でかつフリツプフロツプ、
カウンタ等集積回路化し易い回路を使用するもの
であるからコストを低く抑えることができ、電子
計算機等に組み込んで実用的効果は大きい。
カウンタ等集積回路化し易い回路を使用するもの
であるからコストを低く抑えることができ、電子
計算機等に組み込んで実用的効果は大きい。
第１図は、本発明に係るパルス列発生回路にて
発生されるパルス列の一使用状態を示す図、第２
図は同回路のブロツク図、第３図は同要部ブロツ
ク図、第４図は同回路の動作を説明するための信
号波形図、第５図は本発明パルス列発生回路の具
体的実施例ブロツク図である。 １……処理装置、２……端末装置、OS１，OS
２…OSn……ワンシヨツトフリツプフロツプ、Ｃ
……カウンタ、Ｄ……デコーダ。
発生されるパルス列の一使用状態を示す図、第２
図は同回路のブロツク図、第３図は同要部ブロツ
ク図、第４図は同回路の動作を説明するための信
号波形図、第５図は本発明パルス列発生回路の具
体的実施例ブロツク図である。 １……処理装置、２……端末装置、OS１，OS
２…OSn……ワンシヨツトフリツプフロツプ、Ｃ
……カウンタ、Ｄ……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ それぞれ入出力端子が縦続接続され各段ワン
シヨツトフリツプフロツプのセツト出力端子より
個々のワンシヨツトフリツプフロツプ毎に定めら
れる所定のパルス巾のパルス列を取り出しうるｎ
段のワンシヨツトフリツプフロツプであつて、初
段フリツプフロツプの入力端子よりトリガ信号が
入力され、最後段フリツプフロツプの出力にて初
段フリツプフロツプをセツトするものと、前記フ
リツプフロツプの内の特定のものの出力信号が加
えられこの信号を計数するとともに計数した値が
所定値に達したとき出力を発生するカウンタとを
備え、カウンタの出力にて前記初段フリツプフロ
ツプをリセツトするパルス列発生回路に於いて、 前記カウンタの出力を受け、計数内容が前記初
段ワンシヨツトフリツプフロツプに入力するトリ
ガ信号の種類に応じた複数の設定値のいずれかに
達したときそれぞれの設定値に対応した出力を生
ずるデコーダを設け、入力されたトリガ信号に対
応した前記デコーダの特定の出力にて初段ワンシ
ヨツトフリツプフロツプをリセツトしたことを特
徴とするパルス列発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077205A JPS59210728A (ja) | 1984-04-16 | 1984-04-16 | パルス列発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077205A JPS59210728A (ja) | 1984-04-16 | 1984-04-16 | パルス列発生回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52072598A Division JPS5950135B2 (ja) | 1977-06-16 | 1977-06-16 | パルス列発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210728A JPS59210728A (ja) | 1984-11-29 |
| JPS6236407B2 true JPS6236407B2 (ja) | 1987-08-06 |
Family
ID=13627322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077205A Granted JPS59210728A (ja) | 1984-04-16 | 1984-04-16 | パルス列発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109206A (ja) * | 1985-11-07 | 1987-05-20 | Matsushita Electric Ind Co Ltd | オ−デイオ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084219B2 (ja) * | 1986-09-05 | 1996-01-17 | 三菱電機株式会社 | レーダトランスポンダのパルス列信号発生回路 |
-
1984
- 1984-04-16 JP JP59077205A patent/JPS59210728A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109206A (ja) * | 1985-11-07 | 1987-05-20 | Matsushita Electric Ind Co Ltd | オ−デイオ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59210728A (ja) | 1984-11-29 |
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