JPH01128156A - マルチプロセッサシステムにおけるキャッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 それぞれがキャッシュメモリを有する複数のプロセッサ
によってアクセスされる主記憶装置を有するマルチプロ
セッサシステムにおける主記憶装置とキャッシュメモリ
間のデータの一致を保つためのキャッシュ制御方式に関
し、 ＣＰＵを停止させることなく、またデータの書換えによ
る誤処理が生じないようにしたマルチプロセッサシステ
ムにおけるキャッシュ制御方式を得ることを目的とし、 それぞれのプロセッサは、自己のキャッシュメモリに格
納されているデータについて他のプロセッサから主記憶
装置への書込みが行われたことを監視手段が検出したと
きには、メモリアクセス制御回路から処理装置へのメモ
リアクセス許可信号の送出を抑止するとともに、キャッ
シュメモリに格納されているデータの更新あるいは無効
化を上記処理装置のキャッシュアクセスサイクル期間が
経過した後に行うように構成する。

〔産業上の利用分野〕

それぞれがキャッシュメモリを有する複数のプロセッサ
によってアクセスされる主記憶装置を有するマルチプロ
セッサシステムにおける、主記憶装置とキャッシュメモ
リ間のデータの一致を保つためのキャッシュ制御方式に
関する。

〔従来の技術〕

それぞれのプロセラ勺がキャッシュメモリを有するマル
チプロセッサシステムにおいては、あるプロセッサのキ
ャッシュメモリが保持している主記憶装置のデータを他
のプロセッサが書替えるとキャンシメモリがストアして
いるデータと主記憶装置がストアしているデータとが相
違してしまい、誤った処理結果を得ることになる。

第３図は従来のキャッシュ制御方式の例を示すもので、
キャッシュメモリのアドレス制御に関係する部分のみを
図示しである。なお説明を簡単にするために、この従来
例では主記憶装置の格納アドレスに対応してキャッシュ
メモリ上の格納アドレスが定められるダイレクトマツピ
ング方式を採用しているものとして説明する。

主記憶装置１が接続されているアドレスバス２にはそれ
ぞれが図示しないキャッシュメモリを備える処理装置（
以下、ＣＰＵ、という）５を含むプロセッサ３　、、３
２．−、、、、、、、、３．、が接続されており、これ
らプロセッサ３　、、３２．　、、、、、、、、、、３
ｈは処理に必要゛　　なデータをブロック単位で主記憶
装置ｌから取込み、ＣＰＵ５での処理に使用すると同時
にキャッシュメモリにこの取込んだデータを格納してお
いて、次にこのデータが処理に必要な場合には主記憶装
置１にアクセスすることなく、このキャッシュメモリに
格納されているデータを使用して処理を行う。

このようなキャッシュ制御を行うためにこれらプロセッ
サ３１，３２，３．、にはメモリアクセス制御回路６が
設けられており、図示を省略したが、ＣＰＵ５から処理
に必要なデータが要求されたときにはそのデータが格納
されている主記憶装置１のアドレスをＣＰＵ用タグメモ
リ７に供給し、アクセスすべきデータを格納している上
記１、育装置１のアドレスのテ゛−りが自己のプロセン
サ３．のキャッシュメモリに有効な状態で格納されてい
るか否かをチエツクする。

なお、ＣＰＵ用タグメモリ７の有効ビット７１は、キャ
ッシュメモリに格納されているデータが有効であるか否
かを示すために、キャンシュメモリが格納しているデー
タに対応する主記憶装置のアドレスと対応して設けられ
るビットである。

これによって必要なデータがキャッシュメモリに格納さ
れていることが８忍識されれば、このプロセッサ３Ｉは
主記憶装置１にアクセスすることなくこのキャッシュメ
モリに格納されているデータを用いて処理を実行する。

しかしながら、必要なデータが上記のようにキャッシュ
メモリに格納されていない場合あるいは格納はされてい
ても有効でない場合には、アドレス送出用のトライステ
ートバッファ８から主記憶装置１に対して必要なデータ
を読出すためのアドレスを送出し、これによって主記憶
装置１から読出されたデータをキャッシュメモリに書込
み、また、このアドレスをセレクタ１０を介してＣＰＵ
用タグメモリ７に書込む。なお、上記のトライステート
バッファ８は、アドレス送出時以外の状態では出力側が
高いインピーダンスを呈するのでアドレスバスからのデ
ータの取込みには支障を生じない。

監視用タフメモリ１１は、他のプロセンサ３２゜３．、
が主記憶装置１に書込みを行ったとき、この書込まれた
主記憶装置のアドレスに格納されているデータが自己の
キャッシュメモリに格納されているか否かを監視するた
めのものであり、他のプロセッサ例えば３２が主記憶装
置１のあるアドレスに書込みを行うためにアドレスバス
上に第４図（ａ）で示すアドレスバスクを送出すると、
自己のプロセッサ３１のキャッシュメモリが保持してい
るデータのアドレスであるか否かをこの監視手段Ｗの監
視用タグメモリ１１に格納されているアドレスと上記デ
ータバス上のアドレスとを比較器１３によって比較する
。

この書込みが行われる主記憶装置１のアドレスと自己の
キャッシュメモリが格納しているデータの上記（、！装
置にお（する格納アドレスとが一致しているときには、
キャッンユメモリが記憶しているデータが書換えられた
ことを示すために比較器１３の出力を゛′１パとする。

さらにキャッシュメモリに格納されているデータが有効
である場合には、上記監視用タグメモリ１１の対応する
アドレスの有効ビット１１１は“１″となっており、ま
た主記憶装置へのアクセスモートが書込みであるか読出
しであるかを検出するデコーダ１２の出力も書込みであ
れば１′″が出力される。

この状態でＣＰＵ５から第４図（ｂ）の期間＃３に示す
ようにアクセス要求信号がアクセス制御回路１６に送ら
れると、このアクセス制御回路１６からは第４図（Ｃ）
に示す゛１″ルベルのタイミング信号ＴＧが出力され、
ＮＡＮＤ回路ｆ５からは第４図（ｄ）に示すようなパ０
″ルベルのヒツト信号が出力される。

このＮＡＮＤ回路１５からの゛０″レベルのヒツト信号
によってＣＰＵ５のシステムクロックを供給するアンド
回路１７は遮断されて、第４図（ｅ）の期間＃３に示す
ように、このＣＰＵ５にはクロックが供給されなくなっ
て動作を停止し、これによって次の期間＃４にクロック
が到来してこのＣＰＵが期間＃５に処理を再開するまで
メモリアクセス要求信号を送出することかできなくなり
、キャッシュメモリに格納されている他のプロセッサに
よって書換えられる以前のデータを使用して処理が行わ
れるのを阻止する。

なお、メモリアクセス制御回路１６からのメモリアクセ
ス許可信号は第４図（ｆ）に示すように図示の期間＃１
〜＃７中出力されているものであり、したがってＣＰＵ
５からメモリアクセス要求信号が出力されれば第４図（
ｈ）にＩ、　　Ｉ［で示すようにメモリアクセスを行う
キャッシュサイクルに入ることができる。また、この第
４図（ｂ）に■で示したアクセス要求信号およびこのア
クセス要求信号による同図（ｈ）に■で示したキャッシ
ュサイクルは、ヒツト信号が出力される以前のメモリア
クセス要求によるものである。

同時にこのＮＡＮＤ回路１４からのパ０″ルベルにある
ヒツト信号は、前記セレクタ１０を゛０パ側に切替え、
アドレスレジスフ９からの書込みが行われたアドレスを
ＣＰＵ用タグメモリ７のアドレスとして供給して監視用
タフメモリ１１とともに、この書込みが行われたアドレ
スのデータが無効であることを示すために、第４図（１
）に示すように、このアドレスに対応するＣＰＵ用タグ
メモリ７および監視用タグメモリ１１の有効ビット７１
゜１１、を′０″にリセットする。

〔発明が解決しようとする問題点〕

上記したような従来技術においては、当該プロセッサ、
例えば３．のキャッシュメモリに格納されているデータ
を他のプロセッサ、例えば３２が主記憶装置にアクセス
して書換えたときにこのプロセッサ３、のＣＰＵ５がこ
のデータを読込むためにアクセスすると、このＣＰＵへ
のクロックの供給が停止されてこのＣＰＵの処理が中断
してしまう。

したがって、マルチプロセッサシステムを構成するプロ
セッサの数が増加して主記憶装置の各プロセッサの共通
記憶領域に書込みを行う頻度が高くなると、システムの
性能が大幅に低下するという問題点がある。

さらに、上記のように他のプロセッサ、例えば３２が主
記憶装置に格納されているデータの書換えを行ったとき
に、書換え前のデータをキャッンユメモリに格納してい
るプロセッサ、例えば３１のＣＰＵがこのキャッシュメ
モリにアクセスして当該データを既に読出そうとしてい
る場合もあり、その制御が複雑・困難になるという点も
問題であった。

本発明は、ＣＰＵを停止させることなく、またデータの
書換えによる誤処理が生じないようにしたマルチプロセ
ッサシステムにおけるキャッシュ制御方式を得ることを
目的とするものである。

〔問題点を解決するための手段〕

第１図の原理的実施例に示すように、主記憶装置１とそ
れぞれがキャッシュメモリを有する複数のプロセッサ３
　、、３２．、、、−、、、、、３　、とが共通のハス
２によって接続されているマルチプロセッサシステムに
おいて、 上記それぞれのプロセッサには、他のプロセッサが上記
主記憶装置に対する書込みを監視する監視手段Ｗと、キ
ャッシュメモリへのアクセスを制御スるアクセス制御回
路６と、キャッシュメモリへのアクセスに先立ってアク
セス要求信号をこのメモリアクセス制御回路に送出しま
たこのメモリアクセス制御回路からのアクセス許可信号
が受信されたときにキャッシュメモリにアクセスするよ
うにした処理装置５とを設け、 自己のキャッシュメモリに格納されているデータについ
て他のプロセッサから上記主記憶装置への書込みが行わ
れたことを上記監視手段が検出したときには、上記メモ
リアクセス制御回路から処理装置へのアクセス許可信号
の送出を抑止するとともに、キャッシュメモリに格納さ
れているデータの更新あるいは無効化を上記処理装置の
キャッシュアクセスサイクル期間が経過した後に行うよ
うにした。

〔作　用〕

本発明によれば、自己のキャッシュメモリに格冊 納されているデータについて他のプロセソ勺から上記主
記憶装置への書込みが行われたことを上記監視手段が検
出したときには上記メモリアクセス制御回路から処理装
置へのアクセス許可信号の送出を抑止するようにしたの
で、上記の書込みが行われた新しいデータに更新されて
いないキャッンユメモリのデータを使用する結果となる
メモリアクセスを防止することができる。

また、キャッシュメモリに格納されているデータの更新
あるいは無効化を上記処理袋ばのキャッシュアクセスサ
イクル期間が経過した後に行うようにしたことによって
、既にメモリアクセスを開始している場合にはキャッシ
ュメモリの更新あるいは無効化を行うことなくそのメモ
リアクセスを終了させ、このメモリアクセスが終了した
後にこの更新あるいは無効化を行うことによってメモリ
アクセスの制御を簡易化することができる。

〔実施例〕

第１図の原理的実施例においては、先に説明し１ま た第３図の従来例の構成要素に対応する構成要素には同
一の符号を付しである。なお、メモリアクセス制御回路
６は後に第２図の波形図によって説明するような波形の
信号を出力するように構成しである点て第３図のメモリ
アクセス制御回路１６と相違しており、また監視手段Ｗ
のアンド回路１４は上記従来例のアンド回路１５に相当
するものであるが、メモリアクセス制御回路からの信号
が人力されていない点で第３図の構成要素と相違してい
る。

監視手段Ｗは、他のプロセッサ３２．３ｈが主記憶装置
１に書込みを行ったとき、この書込まれた主記憶装置の
アドレスに格納されているデータが自己のキャッシュメ
モリに格納されているか否かを監視するものであり、他
のプロセッサ例えば３２が上記４．専装置１のあるアド
レスに書込みを行うためにアドレスバス上に第２図（ａ
）で示すアドレステ゛−夕を送出すると、自己のプロセ
ッサ３゜のキャッンユメモリが保持しているデータのア
ドレスであるか否かを確認するため、この監視手段Ｗの
監視用タグメモリ１１に格納されているアドレス、すな
わち自己のキャッシュメモリに格納されているデータの
主記憶装置における格納アドレスと上記データバス上の
アドレス吉を比較器１３によって比較する。

この書込みが行われる主記憶装置１のアドレスと自己の
キャッシュメモリが格納しているデータの上記１．ｅ装
置における格納アドレスとが一致しているときには、キ
ャッシュメモリが記憶しているデータが書換えられたこ
とを示すために比較器１３の出力を１″とする。

さらにキャッシュメモリに格納されているデータが有効
である場合には、上記監視用タグメモリ１１の対応する
アドレスの有効ビットｌｌｌ　は”１′″となっており
、また主記憶装置へのアクセスモードが書込みであるか
読出しであるかを検出するテ′コーダ１２の出力も書込
みであれば”　ｌ　”が出力されるから、この監視手段
Ｗの出力であるアンド回路１４からの第２図（ｂ）に示
すヒツト出力も”　１　”になる。

ここで、ＣＰＵ５からメモリアクセス要求信号がメモリ
アクセス制御回路６に供給されれば、このメモリアクセ
ス制御回路からは第２図（Ｃ）に示す第１のタイミング
信号ＴＧＩが＃１〜＃２の期間出力され、上記ヒツト出
力とこの第１のタイミング信号とによってＮΔＮＤ回路
２１から”　０　”レベルの出力が送出されてアンド回
路２３を遮断状態とし、ＣＰＵ５からのメモリアクセス
要求信号に応答してメモリアクセス制御回路６から送出
される第２図（ｈ）に示す要求許可信号がメモリアクセ
ス許可信号としてＣＰＵ５に供給されるのをこのアンド
回路２２によって阻止する。

したがって、この＃１〜＃２の期間にＣＰＵ５から送出
されたメモリアクセス要求信号によってはメモリアクセ
ス許可信号が返送されず、もし上記ヒツト信号が監視手
段Ｗから送出される以前にメモリアクセスが許可されて
いれば、第２図（１）に■で示すキャッシュサイクルに
おいて既に許可されている上記メモリアクセスのみが行
われる。

上記の＃１〜＃２の期間が経過した＃３の期間において
は、メモリアクセス制御間ｉｉ！８６からは第２図（ｅ
）に示す第２のタイミンク信号ＴＧ２が送出され、この
＃３の期間中もパ１″ルベルを維持している監視手段Ｗ
からの”　１　”信号とによっでＮＡＮＤ回路２３から
第２図（ｆ）に示すような゛Ｏ″ルベルの無効化信号を
発生し、主記憶装置１の書換えが行われたアドレスに対
応するＣＰＵ用タクメモリ７および監視用タグメモリ１
１が格納している主記憶装置のアドレスの有効ビットを
第２図（ｇ）に示すように”　ｏ　”にして、このアド
レスのデータが書込まれているキャッシュメモリのデー
タが無効であることを表示させる。

同時にこの無効化信号はセレクタ９を′０゛側に切換え
、主記憶装置１の書換えを行った池のプロセッサ３２が
アドレスバス上に送出した主記憶装置１の書換え部分の
アドレスをＣＰＵ用タクメモリ７に書込み、同時に図示
しないデータバス上の他のプロセッサ３゜が送出したデ
ータによってキャッシュメモリの内容を書換えろ。

この＃３の期間ｊごおいては、第１のタイミング１菖号
ＴＧＩは第２図（Ｃ）に示すように”　０　”レベルに
なっており、監視手段Ｗからのヒツト信号が依然として
゛１″ルベルにあることからＮＡＮＤ回路２１の出力を
゛１″レベルとしてアンド回路２２を導通状態にするた
め、ＣＰＵ５からのメモリアクセス要求信号に応答した
メモリアクセス制御回路６からの第２図（ｈ）に示す要
求許可信号をこのアンド回路２２からメモリアクセス許
可信号としてＣＰＵ５に供給し、これによってこのＣＰ
Ｕはメモリへのアクセスが可能となり、第２図（ｉ）に
■で示すキャッシュサイクルが実行される。

なお、第２図（ｉ）に１で示したキャッシュサイクルは
、同図（ｂ）に示すヒツト信号が出力される以前のメモ
リアクセス要求信号によって行われたキャッシュサイク
ルである。

〔発明の効果〕

本発明によれば、キャッシュメモリに格納されているデ
ータを他のプロセッサが書換えたときにもＣＰＵが停止
するこおがないのでメモリアクセス以外の処理は連続し
て実行することができ、マルチプロセッザシステムの効
率を著しく高めることができろという格別の効果が達成
される。

【図面の簡単な説明】

第１図は本発明の原理的実施例を示す図、第２図はその
動作を説明するためのタイムチャート、 第３図は従来のディジタル信号処理プロセッサを示す図
、 第４図はその動作を説明するためのタイムチャートであ
る。 １は主記憶装置、２は共通バス、３．．３２゜３ｈはそ
れぞれキャッシュメモリを有するプロセッサ、５は処理
装置（ＣＰＵ）　、６はメモリアクセス制御回路、Ｗは
監視手段である。

Claims (1)

1. 【特許請求の範囲】 主記憶装置（１）とそれぞれがキャッシュメモリを有す
   る複数のプロセッサ（３＿１、３＿２…３＿ｎ）とが共
   通のバス（２）によって接続されているマルチプロセッ
   サシステムにおいて、 上記それぞれのプロセッサは、他のプロセッサが上記主
   記憶装置に対する書込みを監視する監視手段（Ｗ）と、
   キャッシュメモリへのアクセスを制御するメモリアクセ
   ス制御回路（６）と、キャッシュメモリへのアクセスに
   先立ってメモリアクセス要求信号をこのメモリアクセス
   制御回路に送出するとともにこのメモリアクセス制御回
   路からのメモリアクセス許可信号が受信されたときにキ
   ャッシュメモリにアクセスするようにした処理装置（５
   ）とを備え、 自己のキャッシュメモリに格納されているデータについ
   て他のプロセッサから上記主記憶装置への書込みが行わ
   れたことを上記監視手段が検出したときには、上記メモ
   リアクセス制御回路から処理装置へのメモリアクセス許
   可信号の送出を抑止するとともに、キャッシュメモリに
   格納されているデータの更新あるいは無効化を上記処理
   装置のキャッシュアクセスサイクル期間が経過した後に
   行うようにしたことを特徴とするマルチプロセッサシス
   テムにおけるキャッシュ制御方式。