JPH01128291A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01128291A JPH01128291A JP62285327A JP28532787A JPH01128291A JP H01128291 A JPH01128291 A JP H01128291A JP 62285327 A JP62285327 A JP 62285327A JP 28532787 A JP28532787 A JP 28532787A JP H01128291 A JPH01128291 A JP H01128291A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output signal
- circuit
- circuits
- inverted internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関するものであり、
例えば、同時に動作状態とされる複数の出力口７路（出
カバソファ）を有するダイナミック型ＲＡＭ等に利用し
て特に有効な技術に関するものである。
例えば、同時に動作状態とされる複数の出力口７路（出
カバソファ）を有するダイナミック型ＲＡＭ等に利用し
て特に有効な技術に関するものである。
同時に動作状態とされる複数の出力回路を有するダイナ
ミック型ＲＡＭ等の半導体集積回路装置がある。また、
このような出力回路に用いられるトライステート型出力
回路がある。
ミック型ＲＡＭ等の半導体集積回路装置がある。また、
このような出力回路に用いられるトライステート型出力
回路がある。
複数の出力回路を有するダイナミック型ＲＡＭについて
は、例えば、１９８５年９月、■日立製作所発行の「日
立ＩＣメモリデータブック」第３２６頁〜第３８３頁に
記載されている。
は、例えば、１９８５年９月、■日立製作所発行の「日
立ＩＣメモリデータブック」第３２６頁〜第３８３頁に
記載されている。
上記に記載されるダイナミック型ＲＡＭの出力回路は、
必要な駆動能力を得んがため、比較的大きなコンダクタ
ンスを持つ１対の出力ＭＯＳＦＥＴを含む。また、これ
らの出力回路は、所定のタイミングで形成される共通の
出力制御信号に従って、選択的に動作状態とされる。し
たがって、これらの出力回路から論理“０”又は論理“
１”の出力信号が一斉に出力される場合、電源電圧供給
線又は接地電位供給線に比較的大きな電流変化が生じ、
ノイズが発生する。
必要な駆動能力を得んがため、比較的大きなコンダクタ
ンスを持つ１対の出力ＭＯＳＦＥＴを含む。また、これ
らの出力回路は、所定のタイミングで形成される共通の
出力制御信号に従って、選択的に動作状態とされる。し
たがって、これらの出力回路から論理“０”又は論理“
１”の出力信号が一斉に出力される場合、電源電圧供給
線又は接地電位供給線に比較的大きな電流変化が生じ、
ノイズが発生する。
これに対処するため、本願発明者等は、この発明に先立
って、第４図に示されるような２段駆動型の出力回路を
開発した。すなわち、第４図において、出力回路ＤＯＢ
Ｏは、出力端子ＤＯと回路の電源電圧との間に並列形態
に設けられる２個の出力ＭＯＳＦＥＴＱＩ及びＱ３と、
上記出力端子ＤＯと回路の接地電位との間に並列形態に
設けられる２個の出力ＭＯＳＦＥＴＱ２及びＱ４を含む
。
って、第４図に示されるような２段駆動型の出力回路を
開発した。すなわち、第４図において、出力回路ＤＯＢ
Ｏは、出力端子ＤＯと回路の電源電圧との間に並列形態
に設けられる２個の出力ＭＯＳＦＥＴＱＩ及びＱ３と、
上記出力端子ＤＯと回路の接地電位との間に並列形態に
設けられる２個の出力ＭＯＳＦＥＴＱ２及びＱ４を含む
。
このうち、出力ＭＯ５ＦＥＴ’ＱＩ及びＱ２は、非反転
内部出力信号ｄＯ又は反転内部出力信号ｄＯが、ナンド
ゲート回路ＮＡＧ１及びインバータ回路Ｎ３又はナンド
ゲート回路ＮＡＧ２及びインバータ回路Ｎ４を介して供
給されることで、比較的早いタイミングでオン状態とさ
れる。また、出力ＭＯＳＦＥＴＱ３及びＱ４は、非反転
内部出力信号ｄＱ又は反転内部出力信号「１が、上記ナ
ンドゲート回路と直列形態のインバータ回路Ｎ１７〜Ｎ
１９又はＮ２０〜Ｎ２２からなる遅延回路を介して供給
されることで、上記出力ＭＯ８ＦＥＴＱ１及びＱ２から
所定の時間だけ遅れてオン状態とされる。これにより、
電源電圧供給線及び接地電位供給線における急激な電流
変化が抑制され、ノイズによる誤動作が防止される。
内部出力信号ｄＯ又は反転内部出力信号ｄＯが、ナンド
ゲート回路ＮＡＧ１及びインバータ回路Ｎ３又はナンド
ゲート回路ＮＡＧ２及びインバータ回路Ｎ４を介して供
給されることで、比較的早いタイミングでオン状態とさ
れる。また、出力ＭＯＳＦＥＴＱ３及びＱ４は、非反転
内部出力信号ｄＱ又は反転内部出力信号「１が、上記ナ
ンドゲート回路と直列形態のインバータ回路Ｎ１７〜Ｎ
１９又はＮ２０〜Ｎ２２からなる遅延回路を介して供給
されることで、上記出力ＭＯ８ＦＥＴＱ１及びＱ２から
所定の時間だけ遅れてオン状態とされる。これにより、
電源電圧供給線及び接地電位供給線における急激な電流
変化が抑制され、ノイズによる誤動作が防止される。
ところが、上記の出力回路には、さらに次のような問題
点があることが、本願発明者等によって明らかとなった
。すなわち、スタティックカラムモード等のように、出
力制御信号φｏｅがハイレベルとされたままの状態で非
反転内部出力信号ｄ０及び反転内部出力信号「了のレベ
ルが繰り返し変化される場合、第５図に示されるように
、回路の電源電圧側に設けられる出力ＭＯＳＦＥＴＱＩ
又はＱ３と、回路の接地電位側に設けられる出力Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ４又はＱ２が一時的に同時にオン
状態となる。このため、これらの出力ＭＯＳＦＥＴを介
して比較的大きな値の貫通電流Ｉｓが流れ、ダイナミッ
ク型ＲＡＭの低消費電力化が妨げられるものである。
点があることが、本願発明者等によって明らかとなった
。すなわち、スタティックカラムモード等のように、出
力制御信号φｏｅがハイレベルとされたままの状態で非
反転内部出力信号ｄ０及び反転内部出力信号「了のレベ
ルが繰り返し変化される場合、第５図に示されるように
、回路の電源電圧側に設けられる出力ＭＯＳＦＥＴＱＩ
又はＱ３と、回路の接地電位側に設けられる出力Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ４又はＱ２が一時的に同時にオン
状態となる。このため、これらの出力ＭＯＳＦＥＴを介
して比較的大きな値の貫通電流Ｉｓが流れ、ダイナミッ
ク型ＲＡＭの低消費電力化が妨げられるものである。
この発明の目的は、低消費電力化を妨げることなく、ノ
イズの抑制と誤動作の防止を図った出力回路を具備する
半導体集積回路装置を提供するものである。
イズの抑制と誤動作の防止を図った出力回路を具備する
半導体集積回路装置を提供するものである。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
ダイナミック型ＲＡＭ等の出力回路に、２段階にオン状
態とされる２対の出力ＭＯＳＦＥＴを設け、このうち遅
れてオン状態とされる出力ＭＯＳＦＥＴの前段に、非反
転内部出力信号及び反転内部出力信号の立ち上がり変化
又は立ち下がり変化だけを選択的に遅延させる遅延回路
を設けるものである。
を簡単に説明すれば、下記のとおりである。すなわち、
ダイナミック型ＲＡＭ等の出力回路に、２段階にオン状
態とされる２対の出力ＭＯＳＦＥＴを設け、このうち遅
れてオン状態とされる出力ＭＯＳＦＥＴの前段に、非反
転内部出力信号及び反転内部出力信号の立ち上がり変化
又は立ち下がり変化だけを選択的に遅延させる遅延回路
を設けるものである。
上記した手段によれば、例えばカラムスタティックモー
ド等のように、出力制御信号がハイレベルとされたまま
の状態で非反転内部出力信号及び反転内部出力信号のレ
ベルが繰り返し変化される場合でも、回路の電源電圧側
に設けられた出力ＭＯＳＦＥＴと回路の接地電位側に設
けられた出力ＭＯＳ Ｆ ＥＴとが同時にオン状態とな
らない。このため、貫通電流を防止することができ、ダ
イナミック型ＲＡＭ等の低消費電力化を妨げることなく
、電源電圧供給線及び接地電位供給線のノイズを抑制し
、誤動作を防止することができる。
ド等のように、出力制御信号がハイレベルとされたまま
の状態で非反転内部出力信号及び反転内部出力信号のレ
ベルが繰り返し変化される場合でも、回路の電源電圧側
に設けられた出力ＭＯＳＦＥＴと回路の接地電位側に設
けられた出力ＭＯＳ Ｆ ＥＴとが同時にオン状態とな
らない。このため、貫通電流を防止することができ、ダ
イナミック型ＲＡＭ等の低消費電力化を妨げることなく
、電源電圧供給線及び接地電位供給線のノイズを抑制し
、誤動作を防止することができる。
第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの出力回路の一実施例の回路図が示されている。同図
の各回路素子は、ダイナミック型ＲＡＭの図示されない
他のブロックを構成する回路素子とともに、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
に形成される。
Ｍの出力回路の一実施例の回路図が示されている。同図
の各回路素子は、ダイナミック型ＲＡＭの図示されない
他のブロックを構成する回路素子とともに、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
に形成される。
以下の図において、図示されるＭＯＳＦＥＴはすべてＮ
チャンネルＭＯＳＦＥＴである。
チャンネルＭＯＳＦＥＴである。
この実施例のダイナミック型ＲＡＭには、ｎ＋１個の出
力回路ＤＯＢＯ〜ＤＯＢｎが設けられる。
力回路ＤＯＢＯ〜ＤＯＢｎが設けられる。
これらの出力回路には、特に制限されないが、ダイナミ
ック型ＲＡＭの図示されない他の回路から、対応する非
反転内部出力信号ｄＯ〜ｄｎ及び反転内部出力信号ｄＯ
〜ｄｎがそれぞれ供給される。
ック型ＲＡＭの図示されない他の回路から、対応する非
反転内部出力信号ｄＯ〜ｄｎ及び反転内部出力信号ｄＯ
〜ｄｎがそれぞれ供給される。
これらの非反転内部出力信号及び反転内部出力信号は、
例えば、選択されたメモリセルから出力される読み出し
信号に従って、相補的に形成される。
例えば、選択されたメモリセルから出力される読み出し
信号に従って、相補的に形成される。
出力回路ＤＯＢＯ〜ＤＯＢｎは、ダイナミック型ＲＡＭ
の図示されないタイミング発生回路から供給される出力
制御信号φｏｅに従って、対応するデータ出力端子ＤＯ
〜Ｄｎから、論理“０”又は論理“１”の出力信号を送
出する。出力制御信号φｏｅがロウレベルとされるとき
、すべての出力回路ＤＯＢＯ〜ＤＯＢｎの出力はハイイ
ンピーダンス状態とされる。
の図示されないタイミング発生回路から供給される出力
制御信号φｏｅに従って、対応するデータ出力端子ＤＯ
〜Ｄｎから、論理“０”又は論理“１”の出力信号を送
出する。出力制御信号φｏｅがロウレベルとされるとき
、すべての出力回路ＤＯＢＯ〜ＤＯＢｎの出力はハイイ
ンピーダンス状態とされる。
第１図において、出力回路ＤＯＢＯ＝ＤＯＢｎは、出力
回路ＤＯＢＯに代表して示されるように、対応するデー
タ出力端子Ｄ Ｏ＝ Ｄ ｎと回路の電源電圧（第１の
電源電圧）及び接地電位（第２の電源電圧）との間に並
列形態に設けられる２対の出力ＭＯ３ＦＦ、ＴＱＩ （
第１の出力ＭＯＳＦＥＴ）・Ｑ２ （第２の出力ＭＯＳ
ＦＥＴ）及びＱ３（第３の出力ＭＯＳＦＥＴ） ・Ｑ
４（第４の出力ＭＯＳＦＥＴ）を含む。特に制限されな
いが、出力ＭＯＳＦＥＴＱ３及びＱは、比較的大きなコ
ンダクタンスを持つように設計される。また、出力ＭＯ
ＳＦＥＴＱＩ及びＱ２は、対応する出力ＭＯＳＦＥＴＱ
３及びＱ４に対し比較的小さなコンダクタンスを持つよ
うに設計される。さらに、インバータ回路Ｎ３及びＮ４
は、対応するノアゲート回路Ｎ０ＧＩ及びＮ０Ｇ２とほ
ぼ同一の遅延特性を持つように設計される。
回路ＤＯＢＯに代表して示されるように、対応するデー
タ出力端子Ｄ Ｏ＝ Ｄ ｎと回路の電源電圧（第１の
電源電圧）及び接地電位（第２の電源電圧）との間に並
列形態に設けられる２対の出力ＭＯ３ＦＦ、ＴＱＩ （
第１の出力ＭＯＳＦＥＴ）・Ｑ２ （第２の出力ＭＯＳ
ＦＥＴ）及びＱ３（第３の出力ＭＯＳＦＥＴ） ・Ｑ
４（第４の出力ＭＯＳＦＥＴ）を含む。特に制限されな
いが、出力ＭＯＳＦＥＴＱ３及びＱは、比較的大きなコ
ンダクタンスを持つように設計される。また、出力ＭＯ
ＳＦＥＴＱＩ及びＱ２は、対応する出力ＭＯＳＦＥＴＱ
３及びＱ４に対し比較的小さなコンダクタンスを持つよ
うに設計される。さらに、インバータ回路Ｎ３及びＮ４
は、対応するノアゲート回路Ｎ０ＧＩ及びＮ０Ｇ２とほ
ぼ同一の遅延特性を持つように設計される。
ダイナミック型ＲＡＭの図示されない前段回路から出力
された非反転内部出方信号ｄＯ＝ｄｎ及び反転内部出力
信号丁子〜「Ｗは、対応する出力回路のナンドゲート回
路ＮＡＧＩ （第１のナンドゲート回路）及びナンド
ゲート回路ＮＡＧ２ （第２のナンドゲート回ｗ！Ｉ）
の一方の入力端子にそれぞれ供給される。これらのナン
ドゲート回路の他方の入力端子には、図示されないタイ
ミング発生回路から出力される出力制御信号φｏｅが共
通に供給される。出力制御信号φｏｅは、通常ロウレベ
ルとされ、ダイナミック型ＲＡＭの読み出し動作が終了
し非反転内部出力信号ｄ Ｏ−＝ ｄ ｎ及び反転内部
出力信号子１〜丁丁が確立されるタイミングでハイレベ
ルとされる。これにより、ナンドゲート回路ＮＡＧＩ及
びＮＡＧ２の出力信号は、出力制御信号φｏｅがハイレ
ベルとされ、かつ対応する非反転内部出力信号ｄＯ＝ｄ
ｎ又は反転内部出力信号「τ〜丁雇がハイレベルとされ
るとき、選択的にロウレベルとなる。
された非反転内部出方信号ｄＯ＝ｄｎ及び反転内部出力
信号丁子〜「Ｗは、対応する出力回路のナンドゲート回
路ＮＡＧＩ （第１のナンドゲート回路）及びナンド
ゲート回路ＮＡＧ２ （第２のナンドゲート回ｗ！Ｉ）
の一方の入力端子にそれぞれ供給される。これらのナン
ドゲート回路の他方の入力端子には、図示されないタイ
ミング発生回路から出力される出力制御信号φｏｅが共
通に供給される。出力制御信号φｏｅは、通常ロウレベ
ルとされ、ダイナミック型ＲＡＭの読み出し動作が終了
し非反転内部出力信号ｄ Ｏ−＝ ｄ ｎ及び反転内部
出力信号子１〜丁丁が確立されるタイミングでハイレベ
ルとされる。これにより、ナンドゲート回路ＮＡＧＩ及
びＮＡＧ２の出力信号は、出力制御信号φｏｅがハイレ
ベルとされ、かつ対応する非反転内部出力信号ｄＯ＝ｄ
ｎ又は反転内部出力信号「τ〜丁雇がハイレベルとされ
るとき、選択的にロウレベルとなる。
ナンドゲート回路ＮＡＧＩの出力信号は、インバータ回
路Ｎ３（第１のインバータ回路）を介して出力ＭＯＳＦ
ＥＴＱＩのゲートに供給される。
路Ｎ３（第１のインバータ回路）を介して出力ＭＯＳＦ
ＥＴＱＩのゲートに供給される。
また、ナンドゲート回路ＮＡＧＩの出力信号は、ノアゲ
ート回路Ｎ０Ｇ１．（第１のノアゲート回路）の一方の
入力端子に供給されるとともに、直列形態のインバータ
回路Ｎ１及びＮ２（第１の直列回路）を介して、上記ノ
アゲート回路Ｎ０ＧＩの他方の入力端子に供給される。
ート回路Ｎ０Ｇ１．（第１のノアゲート回路）の一方の
入力端子に供給されるとともに、直列形態のインバータ
回路Ｎ１及びＮ２（第１の直列回路）を介して、上記ノ
アゲート回路Ｎ０ＧＩの他方の入力端子に供給される。
これにより、インバータ回路Ｎｌ、Ｎ２及びノアゲート
回路Ｎ０Ｇ１は、対応する非反転内部出力信号ｄＱ−ｄ
ｎの立ち上がり変化だけを選択的に遅延させる第１の遅
延回路を構成する。ノアゲート回路Ｎ０Ｇ１の出力信号
は、出力ＭＯ５ＦＥＴＱ３のゲートに供給される。同様
に、ナンドゲート回路ＮＡＧ２の出力信号は、インバー
タ回路Ｎ４（第２のインバータ回路）を介して出力ＭＯ
ＳＦＥＴＱ２のゲートに供給される。また、ナンドゲー
ト回路ＮＡＧ２の出力信号は、ノアゲート回路Ｎ０Ｇ２
（第２のノアゲート回路）の一方の入力端子に供給さ
れるとともに、直列形態のインバータ回路Ｎ５及びＮ６
（第２の直列回ＩＩ）を介して、上記ノアゲート回路Ｎ
０Ｇ２の他方の入力端子に供給される。
回路Ｎ０Ｇ１は、対応する非反転内部出力信号ｄＱ−ｄ
ｎの立ち上がり変化だけを選択的に遅延させる第１の遅
延回路を構成する。ノアゲート回路Ｎ０Ｇ１の出力信号
は、出力ＭＯ５ＦＥＴＱ３のゲートに供給される。同様
に、ナンドゲート回路ＮＡＧ２の出力信号は、インバー
タ回路Ｎ４（第２のインバータ回路）を介して出力ＭＯ
ＳＦＥＴＱ２のゲートに供給される。また、ナンドゲー
ト回路ＮＡＧ２の出力信号は、ノアゲート回路Ｎ０Ｇ２
（第２のノアゲート回路）の一方の入力端子に供給さ
れるとともに、直列形態のインバータ回路Ｎ５及びＮ６
（第２の直列回ＩＩ）を介して、上記ノアゲート回路Ｎ
０Ｇ２の他方の入力端子に供給される。
これにより、インバータ回路Ｎ５．Ｎ６及びノアゲート
回路Ｎ０Ｇ２は、対応する反転内部出力信号丁で〜δの
立ち上がり変化だけを選択的に遅延させる第２の遅延回
路を構成する。ノアゲート回路Ｎ０Ｇ２の出力信号は、
出力ＭＯＳＦＥＴＱ４のゲートに供給される。
回路Ｎ０Ｇ２は、対応する反転内部出力信号丁で〜δの
立ち上がり変化だけを選択的に遅延させる第２の遅延回
路を構成する。ノアゲート回路Ｎ０Ｇ２の出力信号は、
出力ＭＯＳＦＥＴＱ４のゲートに供給される。
第２図には、第１図の出力回路ＤＯＢＯの各部の信号波
形を示すタイミング図が示されている。
形を示すタイミング図が示されている。
同図において、ダイナミック型ＲＡＭはカラムスタティ
ックモードとされ、その当初において内部出力信号ｄＯ
が論理″０″すなわち非反転内部出力信号ｄｏがロウレ
ベルで反転内部出力信号ｄＱがハイレベルである場合が
実線で示され、また内部出力信号ｄＯが論理“１”すな
わち非反転内部出力信号ｄｏがハイレベルで反転内部出
力信号６丁がロウレベルである場合が点線で示される。
ックモードとされ、その当初において内部出力信号ｄＯ
が論理″０″すなわち非反転内部出力信号ｄｏがロウレ
ベルで反転内部出力信号ｄＱがハイレベルである場合が
実線で示され、また内部出力信号ｄＯが論理“１”すな
わち非反転内部出力信号ｄｏがハイレベルで反転内部出
力信号６丁がロウレベルである場合が点線で示される。
出力回路ＤＯＢ １〜ＤＯＢｎの各部では、第２図と同
様な信号波形が得られる。以下、出方回路Ｄ○ＢＯにお
いて論理“Ｏ”の出力信号が出力される場合を例に、第
１図の出力回路ＤＯＢＯ−ＤＯＢｎの動作の概要を説明
する。
様な信号波形が得られる。以下、出方回路Ｄ○ＢＯにお
いて論理“Ｏ”の出力信号が出力される場合を例に、第
１図の出力回路ＤＯＢＯ−ＤＯＢｎの動作の概要を説明
する。
ダイナミック型ＲＡＭが非選択状態とされるとき、出力
制御信号φｏｅはロウレベルとされ、ナンドゲート回路
ＮＡＧ１及びＮＡＧ２の出力信号ばともにハイレベルと
なる。したがって、インバータ回路Ｎ３及びＮ４の出力
信号ｄｐｌ及びｄｎｌはともにロウレベルとなり、出力
ＭＯＳ Ｆ ＥＴＱｌ及びＱ２はともにオフ状態となる
。一方、ナンドゲート回路ＮＡＧ１及びＮＡＧ２の出力
信号がハイレベルとされることで、ノアゲート回路Ｎ０
ＧＩ及びＮ０Ｇ２の出力信号ｄｐ２及びｄ ｎ ２はと
もにロウレベルとなり、出力ＭＯＳＦＥＴＱ３及びＱ４
もともにオフ状態となる。これにより、対応するデータ
出力端子ＤＯは、ハイインピーダンス状態とされる。
制御信号φｏｅはロウレベルとされ、ナンドゲート回路
ＮＡＧ１及びＮＡＧ２の出力信号ばともにハイレベルと
なる。したがって、インバータ回路Ｎ３及びＮ４の出力
信号ｄｐｌ及びｄｎｌはともにロウレベルとなり、出力
ＭＯＳ Ｆ ＥＴＱｌ及びＱ２はともにオフ状態となる
。一方、ナンドゲート回路ＮＡＧ１及びＮＡＧ２の出力
信号がハイレベルとされることで、ノアゲート回路Ｎ０
ＧＩ及びＮ０Ｇ２の出力信号ｄｐ２及びｄ ｎ ２はと
もにロウレベルとなり、出力ＭＯＳＦＥＴＱ３及びＱ４
もともにオフ状態となる。これにより、対応するデータ
出力端子ＤＯは、ハイインピーダンス状態とされる。
ダイナミック型ＲＡ Ｍが選択イ大態とされ、を斤定さ
れたメモリセルの読み出し動作が終了して非圧軸内部出
力信号ｄｏ”−ｄｎが確立されるタイミングで、出力制
御信号φｏｅがハイレベルとされる。
れたメモリセルの読み出し動作が終了して非圧軸内部出
力信号ｄｏ”−ｄｎが確立されるタイミングで、出力制
御信号φｏｅがハイレベルとされる。
このとき、対応する内部出方信号ｄＱが論理″０”であ
り反転内部出力信号「石がハイレベルであると、ナンド
ゲート回路ＮＡＧ２の出方信号がロウレベルとなる。こ
れにより、まずインバータ回路Ｎ４の出力信号ｄｎｌが
ハイレベルとなり、出力ＭＯＳＦＥＴＱ２がオン状態と
なる。前述のよウニ、出力ＭＯＳＦＥＴＱ２は、比較的
小さなコンダクタンスを持つように設計される。したが
って、データ出力端子ＤＯのレベルは、出力ＭＯＳＦＥ
ＴＱ２を介して回路の接地電位が供給されることで、比
較的ゆっくりと上昇する。
り反転内部出力信号「石がハイレベルであると、ナンド
ゲート回路ＮＡＧ２の出方信号がロウレベルとなる。こ
れにより、まずインバータ回路Ｎ４の出力信号ｄｎｌが
ハイレベルとなり、出力ＭＯＳＦＥＴＱ２がオン状態と
なる。前述のよウニ、出力ＭＯＳＦＥＴＱ２は、比較的
小さなコンダクタンスを持つように設計される。したが
って、データ出力端子ＤＯのレベルは、出力ＭＯＳＦＥ
ＴＱ２を介して回路の接地電位が供給されることで、比
較的ゆっくりと上昇する。
一方、上記ナンドゲート回路ＮＡＧ２のロウレベルの出
力信号は、ノアゲート回路Ｎ０Ｇ２の一方の入力端子に
供給される。ナンドゲート回路ＮＡＧ２の出力信号は、
さらに直列形態の−Ｃンバータ回１ｉ８Ｎ５及びＮ６を
介して所定の時間だけ遅延された後、ノアゲート回路Ｎ
０Ｇ２の他方の入力端子に供給される。これにより、ノ
アゲート回路Ｎ０Ｇ２の出力信号ｄｎ２が、インバータ
回路Ｎ４の出力信号ｄｎｌに所定の時間だけ遅れてハイ
レベルとなり、出力ＭＯＳＦＥＴＱ４がオン状態となる
。前述のように、出力ＭＯＳＦＥＴＱ４は比較的大きな
コンダクタンスを持つように設計される。したがって、
データ出力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱ２
及びＱ４を介して回路の接地電位が供給されることで、
急速に回路の接地電位のようなロウレベルとなる。
力信号は、ノアゲート回路Ｎ０Ｇ２の一方の入力端子に
供給される。ナンドゲート回路ＮＡＧ２の出力信号は、
さらに直列形態の−Ｃンバータ回１ｉ８Ｎ５及びＮ６を
介して所定の時間だけ遅延された後、ノアゲート回路Ｎ
０Ｇ２の他方の入力端子に供給される。これにより、ノ
アゲート回路Ｎ０Ｇ２の出力信号ｄｎ２が、インバータ
回路Ｎ４の出力信号ｄｎｌに所定の時間だけ遅れてハイ
レベルとなり、出力ＭＯＳＦＥＴＱ４がオン状態となる
。前述のように、出力ＭＯＳＦＥＴＱ４は比較的大きな
コンダクタンスを持つように設計される。したがって、
データ出力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱ２
及びＱ４を介して回路の接地電位が供給されることで、
急速に回路の接地電位のようなロウレベルとなる。
次に、内部出力信号ｄＯが論理″１”とされ、非反転内
部出力信号ｄＯがロウレベルからハイレベルへ、また反
転内部出力信号ｄＯがハイレベルからロウレベルに変化
される。
部出力信号ｄＯがロウレベルからハイレベルへ、また反
転内部出力信号ｄＯがハイレベルからロウレベルに変化
される。
出力回路ＤＯＢＯでは、非反転内部出力信号ｄＯがロウ
レベルからハイレベルとされることでナンドゲート回路
ＮＡＧＩの出力信号がロウレベルとなり、また反転内部
出力信号ｄＯがハイレベルからロウレベルに変化される
ことでナンドゲート回路ＮＡＧ２の出力信号がハイレベ
ルとなる。このため、まずインバータ回１１Ｎ３の出力
信号ｄｐ１がハイレベルとされるとともに、インバータ
回路Ｎ４の出力信号ｄｎｌがロウレベルとされる。
レベルからハイレベルとされることでナンドゲート回路
ＮＡＧＩの出力信号がロウレベルとなり、また反転内部
出力信号ｄＯがハイレベルからロウレベルに変化される
ことでナンドゲート回路ＮＡＧ２の出力信号がハイレベ
ルとなる。このため、まずインバータ回１１Ｎ３の出力
信号ｄｐ１がハイレベルとされるとともに、インバータ
回路Ｎ４の出力信号ｄｎｌがロウレベルとされる。
前述のように、インバータ回路Ｎ４はノアゲート回路Ｎ
０Ｇ２とほぼ同一の遅延特性を持つように設計される。
０Ｇ２とほぼ同一の遅延特性を持つように設計される。
したがって、インバータ回路Ｎ４の出力信号ｄｎｌがロ
ウレベルとされると同時に、ノアゲート回路Ｎ０Ｇ２の
出力信号ｄｎ２がロウレベルとされる。これにより、出
力ＭＯＳＦＥＴＱ２及びＱ４が一斉にオフ状態となり、
同時に出力ＭＯＳＦＥＴＱＩがオン状態となる。前述の
ように、出力ＭＯＳＦＥＴＱＩは比較的小さなコンダク
タンスを持つように設計される。したがって、データ出
力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱＩを介して
回路の電源電圧が供給されることで、ゆっくりと上昇す
る。
ウレベルとされると同時に、ノアゲート回路Ｎ０Ｇ２の
出力信号ｄｎ２がロウレベルとされる。これにより、出
力ＭＯＳＦＥＴＱ２及びＱ４が一斉にオフ状態となり、
同時に出力ＭＯＳＦＥＴＱＩがオン状態となる。前述の
ように、出力ＭＯＳＦＥＴＱＩは比較的小さなコンダク
タンスを持つように設計される。したがって、データ出
力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱＩを介して
回路の電源電圧が供給されることで、ゆっくりと上昇す
る。
一方、上記ナンドゲート回路ＮＡＧＩのロウレベルの出
力信号は、ノアゲート回路Ｎ０ＣＩの一方の入力端子に
供給される。ナンドゲート回路ＮＡＧＩの出力信号は、
さらに直列形態のインバータ回路Ｎ１及びＮ２を介して
所定の時間だけ遅延された後、ノアゲート回路Ｎ０Ｇ１
の他方の入力端子に供給される。これにより、ノアゲー
ト回路Ｎ０ＧＩの出力信号ｄｐ２が、インバータ回路Ｎ
３の出力信号ａｐｌに所定の時間だけ遅れてハイレベル
となり、出力ＭＯＳＦＥＴＱ３がオン状態となる。前述
のように、出力ＭＯＳＦＥＴＱ３は比較的大きなコンダ
クタンスを持つように設計される。したがって、データ
出力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱＩ及びＱ
３を介して回路の電源電圧が供給されることで、急速に
回路の電源電圧のよう、なハイレベルとなる。
力信号は、ノアゲート回路Ｎ０ＣＩの一方の入力端子に
供給される。ナンドゲート回路ＮＡＧＩの出力信号は、
さらに直列形態のインバータ回路Ｎ１及びＮ２を介して
所定の時間だけ遅延された後、ノアゲート回路Ｎ０Ｇ１
の他方の入力端子に供給される。これにより、ノアゲー
ト回路Ｎ０ＧＩの出力信号ｄｐ２が、インバータ回路Ｎ
３の出力信号ａｐｌに所定の時間だけ遅れてハイレベル
となり、出力ＭＯＳＦＥＴＱ３がオン状態となる。前述
のように、出力ＭＯＳＦＥＴＱ３は比較的大きなコンダ
クタンスを持つように設計される。したがって、データ
出力端子ＤＯのレベルは、出力ＭＯＳＦＥＴＱＩ及びＱ
３を介して回路の電源電圧が供給されることで、急速に
回路の電源電圧のよう、なハイレベルとなる。
以上のように、この実施例のダイナミック型ＲＡＭの出
力回Ｗｒ Ｄ ＯＢ Ｏ−Ｄ ＯＢ ｎには、データ出
力端子ＤＯ〜Ｄｎと回路の電源電圧及び接地電位との間
に２対の出力ＭＯＳＦＥＴＱＩ・Ｑ２及びＱ３・Ｑ４が
設けられる。このうち、一方の出力ＭＯＳＦＥＴＱＩ及
びＱ２は、対応する非反転内部出力信号ｄ Ｑ −ｄ
ｎ又は反転内部出力信号ｄ■〜Ｔ７に従って、比較的早
いタイミングでオン状態とされる。また、他方の出力Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ３及びＱ４は、その前段に非反
転内部出力信号ｄＯ〜ｄｎ及び反転内部出力信号ｎ〜丁
石の立ち上がり変化だけを選択的に遅延させる遅延回路
が設けられることで、対応する上記出力ＭＯＳＦＥＴＱ
Ｉ及びＱ２にやや遅れてオン状態とされ、またほぼ同時
にオフ状態とされる。したがって、例えばカラムスタテ
ィックモード等のように、出力制御信号φｏｅがハイレ
ベルとされたままの状態で内部出力信号ｄＱｘｄｎのレ
ベルが繰り返し変化される場合でも、回路の電源電圧側
に設けられた出力ＭＯＳＦＥＴと回路の接地電位側に設
けられた出力ＭＯＳＦＥＴとが同時にオン状態となるこ
とはない。これにより、貫通電流を防止し、ダイナミッ
ク型ＲＡＭの低消費電力化を妨げることなく、電源電圧
供給線及び接地電位供給線の急激な電流変化にともなう
ノイズを抑制し、誤動作を防止できるものである。
力回Ｗｒ Ｄ ＯＢ Ｏ−Ｄ ＯＢ ｎには、データ出
力端子ＤＯ〜Ｄｎと回路の電源電圧及び接地電位との間
に２対の出力ＭＯＳＦＥＴＱＩ・Ｑ２及びＱ３・Ｑ４が
設けられる。このうち、一方の出力ＭＯＳＦＥＴＱＩ及
びＱ２は、対応する非反転内部出力信号ｄ Ｑ −ｄ
ｎ又は反転内部出力信号ｄ■〜Ｔ７に従って、比較的早
いタイミングでオン状態とされる。また、他方の出力Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ３及びＱ４は、その前段に非反
転内部出力信号ｄＯ〜ｄｎ及び反転内部出力信号ｎ〜丁
石の立ち上がり変化だけを選択的に遅延させる遅延回路
が設けられることで、対応する上記出力ＭＯＳＦＥＴＱ
Ｉ及びＱ２にやや遅れてオン状態とされ、またほぼ同時
にオフ状態とされる。したがって、例えばカラムスタテ
ィックモード等のように、出力制御信号φｏｅがハイレ
ベルとされたままの状態で内部出力信号ｄＱｘｄｎのレ
ベルが繰り返し変化される場合でも、回路の電源電圧側
に設けられた出力ＭＯＳＦＥＴと回路の接地電位側に設
けられた出力ＭＯＳＦＥＴとが同時にオン状態となるこ
とはない。これにより、貫通電流を防止し、ダイナミッ
ク型ＲＡＭの低消費電力化を妨げることなく、電源電圧
供給線及び接地電位供給線の急激な電流変化にともなう
ノイズを抑制し、誤動作を防止できるものである。
以上の本実施例に示されるように、この発明を複数の出
力回路を有するダイナミック型ＲＡＭ等の半導体集積回
路装置に適用した場合、次のような効果が得られる。す
なわち、 （１）ダイナミック型ＲＡＭ等の出力回路に、２段階に
オン状態とされる２刻の出力ＭＯＳＦＥＴを設け、非反
転内部出力信号又は反転内部出力信号及び上記非反転内
部出力信号又は反転内部出力（言号の遅延信号に従って
、段階的にオン状態とすることで、電源電圧供給線及び
接地電位供給線における急激な電流変化を防止し、ノイ
ズを抑制できるという効果が得られる。
力回路を有するダイナミック型ＲＡＭ等の半導体集積回
路装置に適用した場合、次のような効果が得られる。す
なわち、 （１）ダイナミック型ＲＡＭ等の出力回路に、２段階に
オン状態とされる２刻の出力ＭＯＳＦＥＴを設け、非反
転内部出力信号又は反転内部出力信号及び上記非反転内
部出力信号又は反転内部出力（言号の遅延信号に従って
、段階的にオン状態とすることで、電源電圧供給線及び
接地電位供給線における急激な電流変化を防止し、ノイ
ズを抑制できるという効果が得られる。
（２）上記（１）項において、遅れてオン状態とされる
出力ＭＯＳ Ｆ ＥＴの前段に、非反転内部出力信号又
は反転内部出力信号の立ぢ上がり変化だけを選択的に遅
延させる遅延回路を設けることで、例えばカラムスタテ
ィックモード等のように、出力制御信号がハイレベルと
されたままの状態で非反転内部出力信号及び反転内部出
力信号のレベルが繰り返し変化される場合でも、回路の
電源電圧側に設けられた出力Ｍ ＯＳ Ｆ Ｅ Ｔと回
路の接地電位側に設けられた出力Ｍ ＯＳ Ｆ Ｅ Ｔ
とが同時にオン状態とされることはなくなり、貫通電流
を防止できるという効果が得られる。
出力ＭＯＳ Ｆ ＥＴの前段に、非反転内部出力信号又
は反転内部出力信号の立ぢ上がり変化だけを選択的に遅
延させる遅延回路を設けることで、例えばカラムスタテ
ィックモード等のように、出力制御信号がハイレベルと
されたままの状態で非反転内部出力信号及び反転内部出
力信号のレベルが繰り返し変化される場合でも、回路の
電源電圧側に設けられた出力Ｍ ＯＳ Ｆ Ｅ Ｔと回
路の接地電位側に設けられた出力Ｍ ＯＳ Ｆ Ｅ Ｔ
とが同時にオン状態とされることはなくなり、貫通電流
を防止できるという効果が得られる。
（３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等の低消費電力化を妨げることなく、電源電圧
供給線及び接地電位供給線のノイズを抑制し、誤動作を
防止できるとい・う効果が得られる。
型ＲＡＭ等の低消費電力化を妨げることなく、電源電圧
供給線及び接地電位供給線のノイズを抑制し、誤動作を
防止できるとい・う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の出力
回路ＤＯＢＯ−Ｄ。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の出力
回路ＤＯＢＯ−Ｄ。
Ｂｎば、Ｎチャンネル型の出力ＭＯＳＦＥＴＱＩ〜Ｑ４
に代えて、ＰチャンネルＭＯ５ＦＥＴを用いるものであ
ってもよい。この場合、遅れてオン状態とされるＰチャ
ンネルＭＯＳＦＥＴの前段には、非反転内部出力信号又
は反転内部出力信号の立ち下がり変化だけを選択的に遅
延させる遅延回路が必要となる。第１図の実施例におい
て、インバータ回路Ｎｏ、、Ｎ２又はＮ５．Ｎ６からな
る直列回路は、例えば４段以上のインバータ回路によっ
て構成されるものであってもよい。このようにインパー
ク回路の段数が増え遅延回路の遅延時間が長くなるに従
って、この発明の効果も大きなものとなる。非反転内部
出力信号又は反転内部出力信号の立ち上がり変化だｃ３
を選択的に遅延させる遅延回路は、例えば第３図に示さ
れるように、ナンドゲ−１・回ｌ？８ＮＡＧ５とインバ
ータ回路Ｎ８゜Ｎ９又はナンドゲ−（・回路Ｎ Ａ Ｇ
６とインバータ回路Ｎ１４．、Ｎ１５を基本構成とす
るものであってよい。また、遅延回路は、このように論
理ゲート回路とインバータ回路を組み合わせたものでな
く、例えばＣＲ時定数回路と制御用ＭＯＳ Ｆ ＥＴに
より構成されるものとしてもよい。さらに、第１図及び
第３図に示される出力回路の具体的な回路構成は、種々
の実施形態を採りうろ。
に代えて、ＰチャンネルＭＯ５ＦＥＴを用いるものであ
ってもよい。この場合、遅れてオン状態とされるＰチャ
ンネルＭＯＳＦＥＴの前段には、非反転内部出力信号又
は反転内部出力信号の立ち下がり変化だけを選択的に遅
延させる遅延回路が必要となる。第１図の実施例におい
て、インバータ回路Ｎｏ、、Ｎ２又はＮ５．Ｎ６からな
る直列回路は、例えば４段以上のインバータ回路によっ
て構成されるものであってもよい。このようにインパー
ク回路の段数が増え遅延回路の遅延時間が長くなるに従
って、この発明の効果も大きなものとなる。非反転内部
出力信号又は反転内部出力信号の立ち上がり変化だｃ３
を選択的に遅延させる遅延回路は、例えば第３図に示さ
れるように、ナンドゲ−１・回ｌ？８ＮＡＧ５とインバ
ータ回路Ｎ８゜Ｎ９又はナンドゲ−（・回路Ｎ Ａ Ｇ
６とインバータ回路Ｎ１４．、Ｎ１５を基本構成とす
るものであってよい。また、遅延回路は、このように論
理ゲート回路とインバータ回路を組み合わせたものでな
く、例えばＣＲ時定数回路と制御用ＭＯＳ Ｆ ＥＴに
より構成されるものとしてもよい。さらに、第１図及び
第３図に示される出力回路の具体的な回路構成は、種々
の実施形態を採りうろ。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍの出力回路に適用した場合について説明し７たが、そ
れに限定されるものではなく、例えば、その他の半導体
記↑、ａ装置や、デー１−フレイ集積回路及びマイクロ
コンピュータ等の出力量路にも適用できる。本発明は、
少なくとも同時に動作状態とされる複数の出力回路を有
する半導体集積回路装置に広く適用できる。
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍの出力回路に適用した場合について説明し７たが、そ
れに限定されるものではなく、例えば、その他の半導体
記↑、ａ装置や、デー１−フレイ集積回路及びマイクロ
コンピュータ等の出力量路にも適用できる。本発明は、
少なくとも同時に動作状態とされる複数の出力回路を有
する半導体集積回路装置に広く適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡ、 Ｍ等の出力回路
に、２段階にオン状態とされる２対の出力ＭＯＳＦＥＴ
を設け、このうち遅れてオン状態とされる出力ＭＯＳＦ
ＥＴの前段に、非反転内部出力信号又は反転内部出力信
号の立ち上がり変化だけを選択的に遅延させる遅延回路
を設げることで、例えばカラムスタティックモード等の
ように、出力制御信号がハイレベルとされたままの状態
で非反転内部出力信号及び反転内部出力信号のレベルが
繰り返し変化される場合でも、貫通電流を防止できるた
め、ダイナミック型ＲＡＭ等の低消費電力化を妨げるこ
となく、電源電圧供給線及び接地電位供給線のノイズを
抑制し、誤動作を防止できるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡ、 Ｍ等の出力回路
に、２段階にオン状態とされる２対の出力ＭＯＳＦＥＴ
を設け、このうち遅れてオン状態とされる出力ＭＯＳＦ
ＥＴの前段に、非反転内部出力信号又は反転内部出力信
号の立ち上がり変化だけを選択的に遅延させる遅延回路
を設げることで、例えばカラムスタティックモード等の
ように、出力制御信号がハイレベルとされたままの状態
で非反転内部出力信号及び反転内部出力信号のレベルが
繰り返し変化される場合でも、貫通電流を防止できるた
め、ダイナミック型ＲＡＭ等の低消費電力化を妨げるこ
となく、電源電圧供給線及び接地電位供給線のノイズを
抑制し、誤動作を防止できるものである。
第１図は、この発明が適用されたダイナミック型ＲＡＭ
の出力回路の一実施例を示す回路図、第２回は、第１図
の出力回路のカラムスタティックモードにおけるタイミ
ング図、 第３図は、この発明が適用されたダイナミック型ＲＡＭ
の出力回路の第２の実施例を示す回路図、第４図は、こ
の発明に先立って本願発明者等が開発したダイナミック
型ＲＡ Ｍの出力回路の一例を示す回路図、 第５図は、第４図の出力回路のカラムスタティックモー
ドにおけるタイミング図である。 ＤＯＢＯ＝ＤＯＢｎ・・・出力回路（出力バッファ）、
０１〜Ｑ４・・・ＮチャンネルＭＯ８ＦＥＴ、ＮＡＧＩ
〜ＮＡＧ６・・・ナンドゲート回路、Ｎ０ＧＩ、Ｎ０Ｇ
２・・・ノアゲート回路、Ｎ１〜Ｎ２２・・・インバー
タ回路、ＤＯ−Ｄｎ・・・データ出力端子。 鵠２図 第４図 φ。２□ ■ ψＯｅ−−１
の出力回路の一実施例を示す回路図、第２回は、第１図
の出力回路のカラムスタティックモードにおけるタイミ
ング図、 第３図は、この発明が適用されたダイナミック型ＲＡＭ
の出力回路の第２の実施例を示す回路図、第４図は、こ
の発明に先立って本願発明者等が開発したダイナミック
型ＲＡ Ｍの出力回路の一例を示す回路図、 第５図は、第４図の出力回路のカラムスタティックモー
ドにおけるタイミング図である。 ＤＯＢＯ＝ＤＯＢｎ・・・出力回路（出力バッファ）、
０１〜Ｑ４・・・ＮチャンネルＭＯ８ＦＥＴ、ＮＡＧＩ
〜ＮＡＧ６・・・ナンドゲート回路、Ｎ０ＧＩ、Ｎ０Ｇ
２・・・ノアゲート回路、Ｎ１〜Ｎ２２・・・インバー
タ回路、ＤＯ−Ｄｎ・・・データ出力端子。 鵠２図 第４図 φ。２□ ■ ψＯｅ−−１
Claims (1)
- 【特許請求の範囲】 １、出力端子と第１及び第２の電源電圧との間にそれぞ
れ設けられそのゲートに非反転内部出力信号及び反転内
部出力信号を受ける第１及び第２の出力ＭＯＳＦＥＴと
、上記非反転内部出力信号及び反転内部出力信号の立ち
上がり変化又は立ち下がり変化だけを選択的に遅延させ
る第１及び第２の遅延回路と、上記出力端子と第１及び
第２の電源電圧との間にそれぞれ設けられそのゲートに
上記第１及び第２の遅延回路の出力信号を受ける第３及
び第４の出力ＭＯＳＦＥＴとを含む出力回路を具備する
ことを特徴とする半導体集積回路装置。 ２、上記非反転内部出力信号及び反転内部出力信号は、
その一方の入力端子に対応する上記非反転内部出力信号
及び反転内部出力信号を受けその他方の入力端子に共通
の出力制御信号を受ける第１及び第２のナンドゲート回
路と、対応する上記第１及び第２のナンドゲート回路の
出力信号を受ける第１及び第２のインバータ回路を介し
て上記第１及び第２の出力ＭＯＳＦＥＴのゲートにそれ
ぞれ供給されるものであり、上記第１及び第２の遅延回
路は、直列形態の偶数段のインバータ回路からなり対応
する上記第１及び第２のナンドゲート回路の出力信号を
伝達する第１及び第２の直列回路と、その一方の入力端
子に対応する上記第１及び第２のナンドゲート回路の出
力信号を受けその他方の入力端子に対応する上記第１及
び第２の直列回路の出力信号を受ける第１及び第２のノ
アゲート回路とによりそれぞれ構成されるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記第１及び第２のインバータ回路は、上記第１及
び第２のノアゲート回路とほぼ同一の遅延特性を持つよ
うに設計されることを特徴とする特許請求の範囲第１項
又は第２項記載の半導体集積回路装置。 ４、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
であることを特徴とする特許請求の範囲第１項、第２項
又は第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285327A JPH01128291A (ja) | 1987-11-13 | 1987-11-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285327A JPH01128291A (ja) | 1987-11-13 | 1987-11-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128291A true JPH01128291A (ja) | 1989-05-19 |
Family
ID=17690111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285327A Pending JPH01128291A (ja) | 1987-11-13 | 1987-11-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128291A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153389A (ja) * | 1994-02-04 | 1996-06-11 | Internatl Business Mach Corp <Ibm> | 電圧調整プレドライブ機構を含むオフチップ・ドライバ |
| US5623221A (en) * | 1992-02-28 | 1997-04-22 | Hitachi, Ltd. | Low noise MOSFET employing selective drive signals |
| US6777986B2 (en) | 1994-11-15 | 2004-08-17 | Renesas Technology Corp. | Data output circuit with reduced output noise |
-
1987
- 1987-11-13 JP JP62285327A patent/JPH01128291A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623221A (en) * | 1992-02-28 | 1997-04-22 | Hitachi, Ltd. | Low noise MOSFET employing selective drive signals |
| JPH08153389A (ja) * | 1994-02-04 | 1996-06-11 | Internatl Business Mach Corp <Ibm> | 電圧調整プレドライブ機構を含むオフチップ・ドライバ |
| US6777986B2 (en) | 1994-11-15 | 2004-08-17 | Renesas Technology Corp. | Data output circuit with reduced output noise |
| US6975147B2 (en) | 1994-11-15 | 2005-12-13 | Renesas Technology Corp. | Data output circuit with reduced output noise |
| US7250796B2 (en) | 1994-11-15 | 2007-07-31 | Renesas Technology Corp. | Semiconductor device including an output circuit having a reduced output noise |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0432790B1 (en) | Data output buffer circuit for semiconductor integrated circuit | |
| JPH05114293A (ja) | 半導体集積回路装置 | |
| JPS6250916A (ja) | 最小遅延高速バスドライバ | |
| US5237536A (en) | Semiconductor memory device having split operation and capable of reducing power supply noise | |
| JPH01128291A (ja) | 半導体集積回路装置 | |
| JPH09238068A (ja) | 単一スルーレート抵抗を持った出力ドライバ回路 | |
| JP3857697B2 (ja) | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 | |
| JPH03223918A (ja) | 出力回路 | |
| KR100313603B1 (ko) | 반도체 메모리의 센스앰프 제어회로 | |
| KR20000074505A (ko) | 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 | |
| US8717064B2 (en) | Semiconductor integrated circuit | |
| JP3270411B2 (ja) | アドレス復号化装置 | |
| JP3698929B2 (ja) | 半導体記憶装置 | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| JP3188220B2 (ja) | 半導体集積回路装置 | |
| JP4795805B2 (ja) | 差動信号制御回路 | |
| JP3084257B2 (ja) | 半導体集積回路装置 | |
| JPS62274919A (ja) | 半導体集積回路装置 | |
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| JP2752778B2 (ja) | 半導体集積回路 | |
| JPH01188023A (ja) | 半導体集積回路装置 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH04357712A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPS6354014A (ja) | 半導体集積回路装置 | |
| JPH0690664B2 (ja) | バレルシフタ回路 |