JPS62274919A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、たと
えば同時に動作状態とされる複数の出力回路を有する半
導体集積回路装置に利用して有効な技術に関するもので
ある。

Ｃ従来の技術〕 バイト単位などの複数ビットを単位として、読み出しデ
ータの出力を行う半導体記憶装置等の半導体集積回路装
置については、たとえば、■日立製作所１９８５年９月
発行「日立ＩＣメモリデータブック」の３０７頁〜３１
１頁に記載されている。

〔発明が解決しようとする問題点〕 このような半導体記憶装置における複数ビット単位の出
力回路には、たとえば第３図に示すようなＩ・ライスチ
ー１・出カバソファがその単位回路として用いられてい
る。すなわち、出力回路ＤＯＢＯに代表されるように、
外部出力端子１）　０と回路の電源電圧との間には、外
部出力端子ＤＯの出力電位を電源電圧Ｖｃｃのようなハ
イレベルとする、いわゆるハイレベル出力用のＰチャン
ネルＭＯＳＦＥＴＱＩが設けられ、外部出力端子Ｄｏと
回路の接地電位との間には、外部出力端子ＤＯの出力電
位を回路の接地電位のようなロウレベルにする、いわゆ
るロウレベル出力用のＮチャンネルＭＯＳＦＥＴＱ３が
設けられる。Ｍ　ＯＳ　Ｆ’　Ｅ　Ｔ　Ｑ　］は、反転
タイミング信号Ｔ品と反転読み出し信号ｎ１０がともに
ロウレベルである時にオン状態となり、また、Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　３は、反転タイミング信号冒がロウ
レベルで反転読み出し信号テア］がハイレベルの時にオ
ン状態とされる。

このような従来の出力回路には、出力信号線に存在する
比較的大きな負荷容量が結合されるため、それを含む半
導体築積回路の高速化が進むに従って上記のような出力
ＭＯＳ　Ｆ　ＥＴのサイズを大きくし、コンダクタンス
すなわちオン抵抗を小さくして形成する傾向にある。こ
のため、特に同時に動作状態とされる複数の出力回路を
有する半導体集積回路装置では、複数の出力ＭＯＳ　Ｆ
　ＥＴの一斉動作によって、その電源電圧線や接地電位
線に急激な電流の変化が生じる。この変化は、特に接地
電位線において著しく、第１図のＭＯＳＦＥＴＱ３のよ
うなロウレベル出力用の出力ＭＯ３ＦＥ′１′の一斉動
作によって、回路の接地電位にピーク電流が流れ、接地
電位の変動や雑音の原因となる。

ずなわち、ＭＯＳＦＥＴＱ３等の複数の出力ＭＯ５Ｆ　
Ｅ　Ｔのソースが共通接続される接地電位線ＧＮ　Ｉ）
には、チップ内の配線あるいはポンディング用ワイヤ等
による寄生抵抗Ｒ３や、寄生インダクタンスｌ、ｓが存
在する。大きなコンダクタンスとされる出力ＭＯＳＦＥ
Ｔの一斉動作による比較的大きな電流変化に伴い、これ
らの寄生抵抗Ｒ８や寄生インダクタンスｌ、ｓの両端に
は、接地電流による電圧降下あるいは逆電圧が発生する
。これにより、回路の接地電位のレベルが変動し、接地
電位線に雑音が発生するとともに、この出力回路に近接
して配置される入力回路等の誤動作を招く原因となって
いる。

これに対処するため、上記出力回路を複数の群に分割し
、上記タイミング信号Ｔ品をそれぞれ時間差を持つ複数
のタイミング信号としてそれぞれの出力回路群に供給す
ることで、複数の出力回路を数段に分けて動作状態とす
る方法が考えられる。

しかしながら、このような方法を採ると、出力回路を含
む半導体記憶装置等のアクセスタイムが、複数段に分割
された出力回路の動作の全部が終了するまでの時間分、
長くなってしまう。

この発明の目的は、動作速度を犠牲にすることなく、ノ
イズの低減と出力レベルの安定化を図った出力回路を具
備する半導体集積回路装置を提供するものである。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
出力回路を複数の群に分割し、出力回路のハイレベル出
力用のＭＯＳＦＥＴおよびロウレベル出力用のＭＯＳＦ
ＥＴの動作タイミングを指定するためのタイミング信号
をそれぞれ設り、これらの出力回路を含む半導体集積回
路装置の出力特性に応じて、上記タイミング信号の一方
を全部の出力回路に共通に供給し、その他方をそれぞれ
時間差をもって形成される複数のタイミング信号とし、
上記出力回路の複数に分割された群ごとに供給するもの
である。

〔作　　用〕

上記した手段によれば、出力回路を含む半導体集積回路
装置の出力特性に従って、すなわち比較的速く確立され
るレベルに対応する出力ＭＯ５ＦＩＥ　Ｔを数段に分割
して動作状態とすることで、上記レベルの出力ＭＯＳ　
Ｆ　ＥＴの一斉動作による電源電圧線あるいは接地電位
の変動を抑えることができるため、半導体集積回路装置
のアクセスタイムを増大させることなく、ノイズを低減
し、出力レベルの安定化を図った複数の出力回路を有す
る半導体集積回路装置を実現できるものである。

〔実施例〕

第１図には、この発明が適用された半導体記憶装置のト
ライステート出力回路の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ３築積回路の製
造技術によって、特に制限されないが、１個のＮ型単結
晶シリコンのような半導体基板上に形成される。同図に
おいて、そのヂャンネル（バックゲート）部に矢印が付
加されたＭＯＳＦＥＴはＰチャンネル型であり、矢印が
付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴと区別され
る。

ＰチャンネルＭＯＳＦＥＴは、このような半導体基板表
面に形成されたソース領域、トレイン領域およびソース
領域とトレイン領域との間の半導体基板表面に薄い厚さ
のゲーｌ〜絶縁膜を介して形成されたポリシリコンから
なるようなゲート電極から構成される。Ｎチャンネル間
Ｏ３ＦＥＴは、上記半導体基板表面に形成されたＰ型ウ
ェル領域に形成される。これにより、半導体基板は、そ
の上に形成された複数のＰチャンネルＭＯＳＦＥＴの共
通の基板ゲートを構成する。Ｐ型ウェル領域は、その上
に形成されたＮチャンネルＭＯ３ＦＥ′ｒの基板ゲート
を構成する。ＰチャンネルＭＯ３１・’　Ｅ　Ｔの基板
ゲートすなわち半導体基板は、電源電圧Ｖｃｃに結合さ
れる。また、Ｎチャンネル間Ｏ３ＦＥＴの展板ゲートず
なわちＰ型ウェル領域は、回路の接地電位に結合される
。

この実施例の半導体記憶装置では、特に制限されないが
、８ピッＩ−づつ、すなわちバイト単位で読み出しデー
タを出力するため、８回路の出力回路ＤＯＢＯ〜ＤＯＢ
７が設けられる。これらの出力回路は、４回路づつ２つ
の群に分割され、第１群が出力回路ＤＯＢＯ〜ＤＯＢ３
、第２群がＤ０１３４〜１）ＯＢ　７によりそれぞれ構
成される。第１群の出力回路には、そのロウレベル出力
用のＮチャンネル間Ｏ３ＦＥＴを動作状態とするための
タイミング信号φｏｅｌが供給され、第２群の出力回路
には、同様にタイミング信号φｏｅ２が供給される。ま
た、すべての出力回路には、ハイレベル出力用のＰチャ
ンネルＭＯ５ＦＥＴを動作状態とするための反転タイミ
ング信号前が共通に供給される。半導体記憶装置では、
読み出し回路やセンスアンプ等の動作特性によって、論
理“１”および論理“０”データに対する読み出し速度
が異なる傾向にある。この実施例の半導体記憶装置では
、その出力特性が“１”律則、すなわち論理“０”のデ
ータの読み出し速度が論理“１”の読み出し速度よりも
速くなるように設計されるため、アクセスタイムが論理
“１”データの読み出し速度で規定される。したがって
、上記のように、ロウレベル出力用ＭＯ５ＦＥＴが２段
階に分けて動作状態とされるにもかかわらず、そのアク
セスタイムは影響を受けず、ロウレベル出力時における
引き込み電流による回路の接地電位のレベル変動や雑音
のピーク値を抑えている。

第１図において、反転タイミング信号Ｅ７′；は、図示
されないタイミング制御回路によって形成される内部タ
イミング信号であり、論理“０”の読み出しデータが有
効となるタイミングで、ハイレベルからロウレベルとさ
れる。この反転タイミング信号Ｅφｏｅはインバータ回
路Ｎ１によって反転され、第１群の出力回路のロウレベ
ル出力用ＭＯＳＦＥＴを動作状態とするためのタイミン
グ信号ψｏｅｌが形成される。タイミング信号φｏｅｌ
は、第１群の出力回路ＤＯＢＯ〜ＤＯＢ３のナンド（Ｎ
ＡＮＤ）チー１−回路ＮＡＧｌの一方の入力端子に供給
されるとともに、インバータ［８Ｎ　６〜Ｎ７に供給さ
れる。インバータ回路Ｎ６〜Ｎ７は、比較的小さいコン
ダクタンスを持つＭＯＳＦＥＴから構成されることによ
って、遅延回路ＤＬとして作用する。インバータ回路Ｎ
６〜Ｎ７から成る遅延回路ＩＪＬは、上記タイミング信
号φｏｅｌに対し設定遅延時間′１゛ｄ分だけ遅延した
タイミングφｏｅ　２４−形成する。このタイミング信
号φｏｅ２は、第２群の出力ｂＭ路ＩＪＯＢ４〜ＤＯＢ
７のナンドデー１−回路ＮＡＧ２の一方の入力端子に供
給されるとともに、インバータ回路Ｎ８に供給される。

インバータ回路Ｎ８は、タイミング信号φｏｅを反転し
、反転タイミング信号ｉを形成する。この反転タイミン
グ信号Ｅτは、すべての出力回路り。

ＢＯ〜ＤＯＢ７のノア（ＮＯＲ）デー１−回路Ｎ。

Ｇ１あるいはＮ０Ｇ２の一方の入力端子に共通に供給さ
れる。

各出力回路のノアゲート回路Ｎ０Ｇ１およびナントゲー
ト回路ＮＡＧ１あるいはノアゲート回路Ｎ０Ｇ２および
ナントゲート回路ＮＡＧ２の他方の入力端子はそれぞれ
共通接続され、対応する反転読み出し信号丁τ１〜庁７
１がそれぞれ供給される。これらの反転読み出し信号π
τゴ〜■７ゴは、対応するビットのメモリセルからの読
み出しデータが論理“０”の時ハイレベルとされ、また
論理“１″の時ロウレベルとされる。

以上のことから、出力回路ＤＯＢＯ〜ＤＯＢ　７のノア
ゲートＮ０Ｇ１あるいはＮ　ＯＧ　２の出力信号は、反
転タイミング信号ｐｏｅがロウレベルで対応するビット
の反転読み出し信号信号ＤｏＯ〜Ｄｏ７がロウレベルす
なわち論理“１”の時、ハイレベルとされる。また、第
１群の各出力回路のすンドゲートＮＡＧ１の出力信号は
、タイミング信号φｏｅｌがロウレベルで対応するビッ
トの反転読み出し信号Ｔ７丁〜Ｗ丁コがハイレベルすな
わち論理″０”の時、ロウレベルとされる。同様に、第
２群の各出力回路のナンドゲー）ＮＡＧ２の出力１８号
は、タイミング信号φｏｅ２がロウレベルで対応するビ
ットの反転読み出し信号丁τ］〜百；工がハイレベルす
なわち論理“０”の時、ロウレベルとされる。

各出力回路の電源電圧Ｖｃｃと回路の接地電位線ＧＮＤ
との間には、Ｐチャンネル型の出力ＭＯ千ＦＥＴＱＩ　
　（あるいはＧ２）と、Ｎチャンネル型の出力ＭＯＳＦ
ＥＴＱ３　（あるいはＧ４）が直列形態に設けられる。

共通接続されたＭＯＳＦＥＴＱｌおよびＧ３　（あるい
はＧ２およびＧ４）のドレインは、対応する外部出力端
子ＤＯ〜Ｄ７に接続される。出力ＭＯＳＦＥＴＱＩ　　
（あるいはＧ２ンのゲートには、ノアゲートＮ０Ｇ１　
（あるいはＮ０Ｇ２＞の出力信号のインバータ回路Ｎ２
（あるいはＮ４）による反転信号が供給される。したか
って、ＭＯＳＦＥＴＱＩ　（あるいはＧ２）は、インバ
ータ回路Ｎ２（あるいはＮ４）の出力信号がロウレベル
、すなわち反転タイミング信号ｐｏｅがロウレベルの時
に、対応する読み出し信号ＬＯ−Ｄｏ７が論理“１”で
あればオン状態となり、対応する出力端子Ｄｏ−Ｄ７に
電源電圧Ｖｃｃのようなハイレベルの出力電圧を供給す
る。

一方、出力ＭＯＳＦＥＴＱ３　（あるいはＧ４）のゲー
トには、ナントゲートＮＡＧＩ　　（あるいはＮＡＧ２
）の出力信号のインバータ回路Ｎ３（あるいはＮ５）に
よる反転信号が供給される。したがって、第１群の各出
力回路の出力ＭＯＳＦＥＴＱ３は、インバータ回路Ｎ３
の出力信号がハイレベル、すなわちタイミング信号φｏ
ｅｌがロウレベルの時に、対応する読み出し信号ＤｏＯ
〜Ｄｏ３がハイレベル（論理″０″）であればオン状態
となり、対応する出力端子ＤＯ〜Ｄ３に回路の接地電位
のようなロウレベルの出力電圧を供給する。

同様に、第２群の各出力回路の出力ＭＯＳＦＥＴＱ４は
、インバータ回路Ｎ５の出力信号がハイレヘル、すなわ
ちタイミング信号φｏｅ２がロウレベルの時に、対応す
る読み出し信号Ｄ　ｏ　４〜■７了がハイレベル（論理
“０”）であればオン状態となり、対応する出力端子Ｄ
４〜Ｄ７にロウレベルの出力電圧を供給する。

第２図は、第１図の出力回路ＤＯＢＯ〜ＤＯＢ７におけ
る各部の信号波形の一例を示すタイミング図である。前
述のように、この実施例の半導体記憶装置では、その出
力特性が“１”律則となるよ・うに設計される。このた
め、第２図に示されるように、読み出し信号ＤｏＯ−Ｄ
ｏ７は、図示されないアドレス信号あるいはチップ選択
信号Ｃ５を起点にしζ、論理“０”データ読み出し時に
おりる立ち上がり変化が論理“１”データ読み出し時に
おける立ち下がり変化より速いタイミングで確立される
。

反転タイミング信号Ｅφｏｅは、この論理“Ｏ”データ
読み出し時において読み出し信号ＤｏＯ〜００７が確立
されるタイミングで、ハイレベルからロウレベルに変化
する。したがって、この反転タイミング信号Ｂｔｐｏｅ
をインバータ回路Ｎ１によって反転して得られるタイミ
ング信号φｏｅｌに同期して出力される第１群の出力回
路のロウレベルの出力信号ＤＯ−Ｄ３　（ＬＬ）は、比
較的速いタイミングでハイインピーダンス状ｊｌＪ（ｚ
から回路の接地電位のようなロウレベルに確立される。

また、＠２＃の出力回路ＤＯＢ４〜ＤＯＢ　７に供給さ
れるタイミング信号φｏｅ２は、上記タイミング信号φ
ｏｅｌに対して、遅延回路Ｄ　Ｌの設定遅延時間Ｔｄだ
け遅れて形成される。したがって、このタイミング信号
φｏｅ２に同期して出力される第２群の出力回路のロウ
レベルの出力信号Ｄ４〜Ｄ７　（Ｌ２）は、読み出し信
号Ｄｏ４〜Ｄｏ７が上記出力信号ＤＯ−０３に対応する
読み出し信号ＤｏＯ＝ＩＪｏ３と同時にメモリセルから
出力されるにもかかわらず、比較的遅いタイミングでハ
イインピーダンス状態Ｈｚから＠路の＃地電位のような
ロウレベルに確立される。

一方、すべての出力回路ＤＯＢＯ−ＤＯＢ７に共通に供
給される反転タイミング信号室は、上記タイミング信号
φｏｅ２をインバータ回路Ｎ８によって反転することで
形成される。このタイミング信号Ｔ品の立ち下がりタイ
ミングは、上述の論理“１”データ読み出し時において
読み出し信号ＤｏＯ−Ｄｏ７が確立されるタイミングに
なるよ・）に設定される。したがって、この反転タイミ
ング信号ｉに同期して出力されるすべての出力回路のハ
イレベルの出力信号ＤＯ−０７（ｌ（２）は、第２群の
ロウレベル出力信号Ｄ４〜Ｄ７　（Ｌ２）と同様に、比
較的遅いタイミングでハイインピーダンス状ｈＨｚから
回路の電源電圧Ｖｃｃのようなハイレベルに確立される
。

以上のことから、ロウレベル出力用のＭＯ３Ｆシ゛１゛
が一斉にオン状態となることで回路の接地電位線ＧＮＤ
に発生するピーク電流は、第２図に示されるように、タ
イミング信号φｏｅｌおよびφｏｅ２によって２回に分
散される。この時の電流ピーク値ｉｐは、ロウレベル出
力用ＭＯＳＦＥＴの動作タイミングを２段階とせず、す
べて−斉に動作状態とする時の電流ピーク値＋ｐｏの約
二分の一程度のものとなる。このような雑音信号による
半導体記憶装置等の誤動作は、ピーク電流値の大きさに
依るところが大きく、ピーク電流の半減によってほとん
どの誤動作を防止することができる。

また、前述のように、半導体記憶装置等の出力特性は、
読み出し回路やセンスアンプ等の動作特性によって、論
理“１”あるいは論理“０”データの読み出し速度のど
ちらか一方が速くなるように偏る傾向を持つ。この場合
、このような半導体記憶装置のアクセスタイムは、遅い
方のデー１０）Ｍみ出し速度によって規定される。この
実施例のように、論理“０”データの読み出し速度が論
理。

ｌ”データの読み出し速度よりも速く、いわゆる“１”
律則となるように設計し、データ読み出し速度の差内に
おいて論理“Ｏ゛データ読み出し信号の出力タイミング
を分散させることで、この半導体記憶装置としてのアク
セスタイムがさらに長くなることはない。

以上の本実施例に示されるように、この発明を半導体記
憶装置等の半導体築積回路装置の出力回路に適用した場
合、次のような効果が得られる。

すなわち、 （１）出力回路を複数の群に分割し、これらの出力回路
を含む半導体集積回路装置の出力特性に応じて、比較的
速く確立されるレベルに対応する出力ＭＯ８ＦＩ！、Ｔ
を群ごとに数段に分割して動作状態とすることで、上記
レベルの出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの一斉動作による電
源電圧あるいは接地電位の変動を抑えることができると
いう効果が得られる。

（２）上記（」）項の分割動作は、半導体集積回路装置
の出力特性におい一ζ、読み出し信号の二つのレベルが
それぞれ確立される時間差内において行われるため、こ
れらの半導体集積回路装置のアクセスタイムに影響をｌ
−ｊえることなく、電源電圧あるいは接Ｉｌ！ｌ！竜位
の変動を抑えることができるという効果かｆＨられる。

（３）上記ｆｔ１項および（２）項により、アクセスタ
イムを増大させることなく、ノイズを低減し、出力レベ
ルの安定化と誤動作の防止を図った複数の出力回路を有
ヂる半導体集積回路装置を実現できるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、＠１図の出
力回路は、ＰチャンネルＭＯＳＦＥＴＱＩあるいはＱ２
に代えて、ＮチャンネルＭＯＳＦＥＴを用いるものとし
てもよいし、同時に出力される信号は、８ビット以外の
ものであってもよい。この実施例では、ロウレベル出力
用ＭＯＳＦＥＴの動作タイλングを分割しているが、電
源電圧線のピーク電流の方が問題になる場合、半導体集
積回路装置の出力特性を“０”律則とし、ハイレベル出
力用ＭＯ５ＦＥＴの動作タイミングを分割することで、
電源電圧の変動を抑えるようにしてもよい。また、この
実施例では、出力回路を二つの群に分割したが、それ以
上の数の群に分割し、それぞれに対応する動作タイミン
グ信号を形成することで、電源電圧線あるいは接地電位
線のピーク電流をさらに低くすることもよい。各出力回
路の具体的な回路構成や、遅延回路ＩＩ）　Ｌの構成等
、種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体記憶装置の出
力回路に適用した場合について説明したが、それに限定
されるものではなく、たとえば、複数の出力回路を有す
るゲートアレイや各種のマイクロコンピュータなどにも
通用できる。

本発明は、少なくとも同時に動作状態とされる複数の出
力回路を有する半導体集積回路装置には適用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、出力回路を複数の群に分割し、これらの
出力回路を含む半導体集積回路装置の出力特性に応して
、比較的速く確立されるレベルに対応する出力ＭＯＳＦ
ＥＴを群ごとに数段に分割して動作状態とすることで、
上記しベルの出力ＭＯＳ　Ｆ　ＥＴの一斉動作による電
源電圧あるいは接地電位の変動を抑えることができ、ア
クセスタイムを増大させることなく、ノイズを低減し、
出力レベルの安定化と誤動作の防止を図った複数の出力
回路を有する半導体集積回路装置を実現できるものであ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたトライステート出力回
路の一実施例を示す回路図、 第２図は、第１図のトライステート出力回路の動作を説
明するためのタイミング図、 第３図は、従来のトライステート出力回路を示す回路図
である。 ＤＯＢＯ〜ＤＯＢ？・・・出力回路、ＤＬ・・・遅延回
路。 Ｑ１〜Ｑ２・・・ＰチャンネルＭＯＳＦＥＴ。 Ｑ３〜Ｑ４・・・Ｎナヤン不ルＭＯ５ＦＥＴ、Ｎ０ＧＩ
−ＮＯＧ２・・・ノアゲート回路、ＮＡＧ１〜ＮＡＧ２
・・・ナントゲート回路、Ｎ１〜Ｎ８・・・インバータ
回路、Ｒｓ・・・寄生抵抗、Ｌ　ｓ・−・寄生インダク
タンス。 第１図 第２図 ”　ｎ　” 第３図

Claims (1)

1. 【特許請求の範囲】 １、出力端子と第１の電圧端子との間に設けられ、第１
   のタイミング信号に従って対応する出力データの一方の
   レベルでオン状態とされる第１の出力ＭＯＳＦＥＴと、
   出力端子と第２の電圧端子との間に設けられ、第２のタ
   イミング信号に従って上記対応する出力データの他方の
   レベルでオン状態とされる第２の出力ＭＯＳＦＥＴとを
   含む複数の出力回路とを具備し、上記第１または第２の
   タイミング信号の一方が、上記複数の出力回路に共通に
   供給され、その他方が、上記複数の出力回路の複数に分
   割された群ごとにそれぞれ時間差をもって供給される複
   数のタイミング信号から成ることを特徴とする半導体集
   積回路装置。 ２、上記第１の出力ＭＯＳＦＥＴは、出力端子と回路の
   電源電圧との間に設けられるＰチャンネルＭＯＳＦＥＴ
   で、上記第２の出力ＭＯＳＦＥＴは、出力端子と回路の
   接地電位との間に設けられるＮチャンネルＭＯＳＦＥＴ
   であり、上記第１のタイミング信号は、出力データの論
   理“１”とされるレベルにおいて上記第１の出力ＭＯＳ
   ＦＥＴをオン状態とし、上記第２のタイミング信号は、
   上記出力データの論理“０”とされるレベルにおいて上
   記第２の出力ＭＯＳＦＥＴをオン状態とするためのもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。 ３、上記第２のタイミング信号は、それぞれ時間差を持
   つようにされる複数のタイミング信号から成り、上記第
   １のタイミング信号は、上記第２のタイミング信号とさ
   れる複数のタイミング信号のうち、最も遅れて形成され
   るタイミング信号にほぼ同期して形成されることを特徴
   とする特許請求の範囲第１または第２項記載の半導体集
   積回路装置。 ４、上記半導体集積回路装置は、その読み出し速度が、
   論理“１”データの読み出し動作において規定される、
   “１”律則の特性を持つようにされる半導体記憶装置で
   あることを特徴とする特許請求の範囲第１項、第２項ま
   たは第３項記載の半導体集積回路装置。