JPH01128472A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH01128472A JPH01128472A JP62285286A JP28528687A JPH01128472A JP H01128472 A JPH01128472 A JP H01128472A JP 62285286 A JP62285286 A JP 62285286A JP 28528687 A JP28528687 A JP 28528687A JP H01128472 A JPH01128472 A JP H01128472A
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- Japan
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- insulating film
- region
- nonvolatile memory
- transistor region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体不揮発性記憶装置に係υ、特に高集積お
よび高信頼性を必要とする電気的に書き換え可能な半導
体不揮発性記憶装置に関するものである。
よび高信頼性を必要とする電気的に書き換え可能な半導
体不揮発性記憶装置に関するものである。
（従来の技術）
電気的に書き換え可能な半導体不揮発性記憶装置として
は、一般に第４図および第５図に示すように、電荷を蓄
積する記憶トランジスタ領域１と、選択動作を行ない、
かつ任意のセルを選択する場合に他の非選択セルをも選
択する半選択動作を防止する選択トランジスタ領域２を
設け、２素子が分離されて存在して１セルを構成する第
４図のタイプおよび第４図のタイプの２素子の他に読み
出しトランジスタ領域３を設け、３素子が分離されて存
在して１セルを構成する第５図のタイプが知られている
。また、前記記憶トランジスタ領域１と前記選択トラン
ジスタ領域２との分離空間４および前記記憶トランジス
タ領域１と前記読み出しトランジスタ領域３との分離空
間５はフォトリソグラフィー技術を用いてエツチングに
より形成され、当該装置は２層ポリシリコンゲートプロ
セスによって製造される。
は、一般に第４図および第５図に示すように、電荷を蓄
積する記憶トランジスタ領域１と、選択動作を行ない、
かつ任意のセルを選択する場合に他の非選択セルをも選
択する半選択動作を防止する選択トランジスタ領域２を
設け、２素子が分離されて存在して１セルを構成する第
４図のタイプおよび第４図のタイプの２素子の他に読み
出しトランジスタ領域３を設け、３素子が分離されて存
在して１セルを構成する第５図のタイプが知られている
。また、前記記憶トランジスタ領域１と前記選択トラン
ジスタ領域２との分離空間４および前記記憶トランジス
タ領域１と前記読み出しトランジスタ領域３との分離空
間５はフォトリソグラフィー技術を用いてエツチングに
より形成され、当該装置は２層ポリシリコンゲートプロ
セスによって製造される。
（発明が解決しようとする問題点）
上述したように第４図に示した従来の電気的に書き換え
可能な半導体不揮発性記憶装置では、１つのセルが記憶
および選択の２つのトランジスタ領域１，２から構成さ
れている。この場合、前記記憶および選択トランジスタ
領域１，２の分離はフォトリソグラフィー技術とエツチ
ングによシ行なわれるが、これらのプロセスを用いると
当該装置の加工精度または歩留りで高集積化が制限され
てくる。また前記記憶および選択トランジスタ領域１，
２０分分離量４は高集積化をする際の障害となっている
。
可能な半導体不揮発性記憶装置では、１つのセルが記憶
および選択の２つのトランジスタ領域１，２から構成さ
れている。この場合、前記記憶および選択トランジスタ
領域１，２の分離はフォトリソグラフィー技術とエツチ
ングによシ行なわれるが、これらのプロセスを用いると
当該装置の加工精度または歩留りで高集積化が制限され
てくる。また前記記憶および選択トランジスタ領域１，
２０分分離量４は高集積化をする際の障害となっている
。
また前記記憶トランジスタ領域１の中にある第２ゲート
６（ここでは電子を蓄積する浮遊ゲート）への電子注入
、引き抜きを容易にするためには前記記憶トランジスタ
領域１内の電子の出し入れを行なうトンネル絶縁膜７と
、ゲート間や基板間の絶縁を行なう第１絶縁膜８と、ド
レイン、チャネルおよびソース領域との間の容量結合比
が大きいことが必要であり、このため前記浮遊ゲート６
の面積が広く形成されていた。第４図のように各々のト
ランジスタ領域はフォトリソグラフィー技術により分離
されていたので、前記チャネル領域の上方において、前
記ドレイン領域と前記ソース領域を結ぶ方向であるＬ方
向に前記浮遊ゲート６を広げることにはパターンを、変
えない限り限界があった。そこで、前記チャネル領域の
上方から見て、Ｌ方向を９００回転したＷ方向に前記浮
遊ゲート６を広げざるをえないので、高集積化は妨げら
れていた。
６（ここでは電子を蓄積する浮遊ゲート）への電子注入
、引き抜きを容易にするためには前記記憶トランジスタ
領域１内の電子の出し入れを行なうトンネル絶縁膜７と
、ゲート間や基板間の絶縁を行なう第１絶縁膜８と、ド
レイン、チャネルおよびソース領域との間の容量結合比
が大きいことが必要であり、このため前記浮遊ゲート６
の面積が広く形成されていた。第４図のように各々のト
ランジスタ領域はフォトリソグラフィー技術により分離
されていたので、前記チャネル領域の上方において、前
記ドレイン領域と前記ソース領域を結ぶ方向であるＬ方
向に前記浮遊ゲート６を広げることにはパターンを、変
えない限り限界があった。そこで、前記チャネル領域の
上方から見て、Ｌ方向を９００回転したＷ方向に前記浮
遊ゲート６を広げざるをえないので、高集積化は妨げら
れていた。
第５図に示す３素子からなる従来の電気的に書き換え可
能な半導体不揮発性記憶装置においても同様の問題が生
じる。
能な半導体不揮発性記憶装置においても同様の問題が生
じる。
本発明は以上のような問題点を解消するためになされた
もので、その目的とするところは、同一セル内に記憶ト
ランジスタ領域と他のトランジスタ領域を有する半導体
不揮発性記憶装置において、前記記憶トランジスタ領域
の容量結合比を落とさずに高集積を可能とする半導体不
揮発性記憶装置を提供することにある。
もので、その目的とするところは、同一セル内に記憶ト
ランジスタ領域と他のトランジスタ領域を有する半導体
不揮発性記憶装置において、前記記憶トランジスタ領域
の容量結合比を落とさずに高集積を可能とする半導体不
揮発性記憶装置を提供することにある。
（問題点を解決するための手段）
この発明による電気的に書き換え可能な半導体不揮発性
記憶装置の代表的実施例は第１図および第２図に示され
る。同図に示されるように前記装置の素子能動領域中で
記憶トランジスタ領域１の第２ゲート６が１セル内の他
のトランジスタ領域のゲートの少なくとも一部の上方ま
で延在する。
記憶装置の代表的実施例は第１図および第２図に示され
る。同図に示されるように前記装置の素子能動領域中で
記憶トランジスタ領域１の第２ゲート６が１セル内の他
のトランジスタ領域のゲートの少なくとも一部の上方ま
で延在する。
（作用）
このように構成されたものにおいては、１セル内の各ト
ランジスタ領域の間の空間は第１ゲートと第２ゲートの
間の絶縁膜の厚さ分となる製造方法を使用でき、かつ大
きな第２ゲート面積が確保できるので、容量結合比を落
とさずに前記１セルの面積が減少し、電気的に書き換え
可能な半導体不揮発性記憶装置の微細化、高集積化が可
能となる。
ランジスタ領域の間の空間は第１ゲートと第２ゲートの
間の絶縁膜の厚さ分となる製造方法を使用でき、かつ大
きな第２ゲート面積が確保できるので、容量結合比を落
とさずに前記１セルの面積が減少し、電気的に書き換え
可能な半導体不揮発性記憶装置の微細化、高集積化が可
能となる。
（実施例）
以下図面に示した実施例に基づいて本発明の詳細な説明
する。
する。
第１図は本発明の一実施例を示す電気的に書き換え可能
なＮチャネル型半導体不揮発性記憶装置である。この図
において、Ｌｌの範囲の１セルは記憶および選択の２つ
のトランジスタ領域１．２５Ｔｈら成っている。第１導
電型の半導体基盤９（この実施例ではＰ型シリコン基板
）中の表面近くには、電子が移動するための第２導電型
の第１．第２゜第３不純物領域ｉｏ、 １１．１２ （
この実施例ではＮ型不純物領域）が設けられている。こ
のＮ型不純物領域１０．１１．１２のうち、左端のＮ型
不純物領域１ｏは前記選択トランジスタ領域２のドレイ
ンである。中央部の前記Ｎ型不純物領域１１は前記選択
トランジスタ領域２０ソースであシ、かつ前記記憶トラ
ンジスタ領域１のドレインである。右端の前記Ｎ型不純
物領域１２は前記記憶トランジスタ領域１のソースであ
る。前記選択トランジスタ領域２の第１偉 ゲート１３（この実施例では選択ゲート）Ａポリシリコ
ン膜で形成され、前記記憶トランジスタ領域ｌの第２ゲ
ート６（この実施例では浮遊ゲート）の下方に接して形
成された第１１８縁膜８の一部はトンネル絶縁膜７とな
っている。前記浮遊ゲート６は前記絶縁膜８を介して、
前記選択ゲート１３の少なくとも一部の上方Ｋまで延在
して位置する。なお、この浮遊ゲート６はポリシリコン
膜で形成される。前記浮遊ゲート６を制御する第３ゲー
ト１４（この実施例では制御ゲート）は前記浮遊ゲート
６の上方に第２絶縁膜１５を介し形成される。なお、こ
の制御ゲート１４はポリシリコン膜で形成される。
なＮチャネル型半導体不揮発性記憶装置である。この図
において、Ｌｌの範囲の１セルは記憶および選択の２つ
のトランジスタ領域１．２５Ｔｈら成っている。第１導
電型の半導体基盤９（この実施例ではＰ型シリコン基板
）中の表面近くには、電子が移動するための第２導電型
の第１．第２゜第３不純物領域ｉｏ、 １１．１２ （
この実施例ではＮ型不純物領域）が設けられている。こ
のＮ型不純物領域１０．１１．１２のうち、左端のＮ型
不純物領域１ｏは前記選択トランジスタ領域２のドレイ
ンである。中央部の前記Ｎ型不純物領域１１は前記選択
トランジスタ領域２０ソースであシ、かつ前記記憶トラ
ンジスタ領域１のドレインである。右端の前記Ｎ型不純
物領域１２は前記記憶トランジスタ領域１のソースであ
る。前記選択トランジスタ領域２の第１偉 ゲート１３（この実施例では選択ゲート）Ａポリシリコ
ン膜で形成され、前記記憶トランジスタ領域ｌの第２ゲ
ート６（この実施例では浮遊ゲート）の下方に接して形
成された第１１８縁膜８の一部はトンネル絶縁膜７とな
っている。前記浮遊ゲート６は前記絶縁膜８を介して、
前記選択ゲート１３の少なくとも一部の上方Ｋまで延在
して位置する。なお、この浮遊ゲート６はポリシリコン
膜で形成される。前記浮遊ゲート６を制御する第３ゲー
ト１４（この実施例では制御ゲート）は前記浮遊ゲート
６の上方に第２絶縁膜１５を介し形成される。なお、こ
の制御ゲート１４はポリシリコン膜で形成される。
上述のように第１図に示した実施例は３層ポリシリコン
ゲートプロセスによって製造される。
ゲートプロセスによって製造される。
このように構成すれば、前記浮遊ゲート６の幅を減少さ
せつつ、この浮遊ゲート６の面積を維持できる。なお、
前記記憶トランジスタ領域１のドレイン、ソース領域方
向に関して、前記記憶および選択の２つのトランジスタ
領域１，２間の分離空間４は第１ポリシリコンと第２ポ
リシリコンの間の絶縁膜部分であるが、第４図または第
５図に示した従来の半導体不揮発性記憶装置の構造にお
ける前記記憶および選択の２つのトランジスタ領域１．
２間の分離空間４よシも縮小する。すなわち、この分離
空間４はフォトリソグラフィー技術を用いずに膜堆積に
よυ形成されている。この分離空間の短縮により、１セ
ルの長さＬｌの短縮化が可能となる。また、第４図に示
した従来の構造における前記浮遊ゲート６の幅と同様の
幅を設定した場合には、第１図に示した実施例における
容量結合比は第４図に示した構造における容量結合比よ
シも大きな値となる。逆に第４図に示した構造における
容量結合比と同様の結合比を設定した場合には、第１図
に示した実施例における１セルの長さり、は第４図に示
した構造における１セルの長さり、よりも縮小し、第１
図における１セルの面積は第４図における１セルの面積
の約８０％となる。
せつつ、この浮遊ゲート６の面積を維持できる。なお、
前記記憶トランジスタ領域１のドレイン、ソース領域方
向に関して、前記記憶および選択の２つのトランジスタ
領域１，２間の分離空間４は第１ポリシリコンと第２ポ
リシリコンの間の絶縁膜部分であるが、第４図または第
５図に示した従来の半導体不揮発性記憶装置の構造にお
ける前記記憶および選択の２つのトランジスタ領域１．
２間の分離空間４よシも縮小する。すなわち、この分離
空間４はフォトリソグラフィー技術を用いずに膜堆積に
よυ形成されている。この分離空間の短縮により、１セ
ルの長さＬｌの短縮化が可能となる。また、第４図に示
した従来の構造における前記浮遊ゲート６の幅と同様の
幅を設定した場合には、第１図に示した実施例における
容量結合比は第４図に示した構造における容量結合比よ
シも大きな値となる。逆に第４図に示した構造における
容量結合比と同様の結合比を設定した場合には、第１図
に示した実施例における１セルの長さり、は第４図に示
した構造における１セルの長さり、よりも縮小し、第１
図における１セルの面積は第４図における１セルの面積
の約８０％となる。
すなわち、第１図に示した実施例では１セルの面積は第
４図に示した従来構造の１セルの面積よりも縮小され、
かつ容量結合比は変化しないので、半導体不揮発性記憶
装置の微細化、高集積化が実現できるわけである。
４図に示した従来構造の１セルの面積よりも縮小され、
かつ容量結合比は変化しないので、半導体不揮発性記憶
装置の微細化、高集積化が実現できるわけである。
第２図は本発明の他の実施例を示すものである。
この実施例は電気的に書き換え可能なＮチャネル型半導
体不揮発性記憶装置である。この図において、”ｔの範
囲の１セルは上記記憶選択および低消費電力化のための
読み出しトランジスタ領域１，２゜３から成シ、１セル
中前記Ｐ型シリコン基板９中の表面近くに第１．第２．
第３．第４不純物領域１０、１１．１２．１６ （この
実施例ではＮ凰不純物領域）が設けられている。このＮ
型不純物領域１０．１１．１２．１６のうち、左側２つ
のＮ型不純物領域１０．１１の機能は前記実施例と同様
で、右側中央部のＮ型不純物領域１２は前記記憶トラン
ジスタ領域１のソースおよび前記読み出しトランジスタ
３のドレインであυ、右端のＮ型不純物領域１６は前記
読み出しトランジスタ３のソースである。前記第１ケー
ト１３（この実施例では選択ゲート）および第４ゲート
１７（この実施例では読み出しゲート）はポリシリコン
膜で形成され、前記第２ゲート６（この実施例では浮遊
ゲート）の下部の前記第１絶縁膜８の一、部は前記トン
ネル絶縁膜７となっていて、前記浮遊ゲート６は前記第
１絶縁膜を介して前記選択ゲート６および読み出しゲー
ト１７の少なくとも一部の上方に延在するようにポリシ
リコン膜で形成される。さらに前記第３ゲート１４（こ
の実施例では制御ゲート）は前記第２絶縁膜１５を介し
てポリシリコン膜で形成される。上述のように第２図に
示した実施例は３層ポリシリコンゲートプロセスによっ
て製造される。
体不揮発性記憶装置である。この図において、”ｔの範
囲の１セルは上記記憶選択および低消費電力化のための
読み出しトランジスタ領域１，２゜３から成シ、１セル
中前記Ｐ型シリコン基板９中の表面近くに第１．第２．
第３．第４不純物領域１０、１１．１２．１６ （この
実施例ではＮ凰不純物領域）が設けられている。このＮ
型不純物領域１０．１１．１２．１６のうち、左側２つ
のＮ型不純物領域１０．１１の機能は前記実施例と同様
で、右側中央部のＮ型不純物領域１２は前記記憶トラン
ジスタ領域１のソースおよび前記読み出しトランジスタ
３のドレインであυ、右端のＮ型不純物領域１６は前記
読み出しトランジスタ３のソースである。前記第１ケー
ト１３（この実施例では選択ゲート）および第４ゲート
１７（この実施例では読み出しゲート）はポリシリコン
膜で形成され、前記第２ゲート６（この実施例では浮遊
ゲート）の下部の前記第１絶縁膜８の一、部は前記トン
ネル絶縁膜７となっていて、前記浮遊ゲート６は前記第
１絶縁膜を介して前記選択ゲート６および読み出しゲー
ト１７の少なくとも一部の上方に延在するようにポリシ
リコン膜で形成される。さらに前記第３ゲート１４（こ
の実施例では制御ゲート）は前記第２絶縁膜１５を介し
てポリシリコン膜で形成される。上述のように第２図に
示した実施例は３層ポリシリコンゲートプロセスによっ
て製造される。
このように構成すれば、前記浮遊ゲート６＠を減少させ
つつ、この浮遊ゲート６面積を維持できる。なお、前記
記憶トランジスタ領域１のドレイン、ソース領域方向に
関して、前記記憶および選択の２つのトランジスタ領域
１，２間の分離空間４と、前記記憶および読み出しの２
つのトランジスタ領域１．３間の分離空間５はそれぞれ
第１ポリシリコンと第２ポリシリコンの間の絶縁膜部分
である。第２図の実施例における前記分離空間４゜５は
第４図または第５図に示した前記分離空間４゜５よシも
縮小する。すなわち、この分離空間４．５はフォトリソ
グラフィー技術を用いずに膜堆積によシ形成されている
。・この分離空間の短縮によシ、１セルの長さり、の短
縮化が可能となる。また、第５図に示した従来の構造に
おける前記浮遊ゲート６の幅を設定した場合には、第２
図に示した実施例における容量結合比は第５図に示した
構造における容量結合比よりも大きな値となる。逆に第
５図に示した構造における容量結合比を第２図に示した
実施例において設定した場合には、第２図におけるｌセ
ルの長さり、は第５図における１セルの長さ玩よりも縮
小し、第２図における１セルの面積は第５図における１
セルの面積の約８０％となる。
つつ、この浮遊ゲート６面積を維持できる。なお、前記
記憶トランジスタ領域１のドレイン、ソース領域方向に
関して、前記記憶および選択の２つのトランジスタ領域
１，２間の分離空間４と、前記記憶および読み出しの２
つのトランジスタ領域１．３間の分離空間５はそれぞれ
第１ポリシリコンと第２ポリシリコンの間の絶縁膜部分
である。第２図の実施例における前記分離空間４゜５は
第４図または第５図に示した前記分離空間４゜５よシも
縮小する。すなわち、この分離空間４．５はフォトリソ
グラフィー技術を用いずに膜堆積によシ形成されている
。・この分離空間の短縮によシ、１セルの長さり、の短
縮化が可能となる。また、第５図に示した従来の構造に
おける前記浮遊ゲート６の幅を設定した場合には、第２
図に示した実施例における容量結合比は第５図に示した
構造における容量結合比よりも大きな値となる。逆に第
５図に示した構造における容量結合比を第２図に示した
実施例において設定した場合には、第２図におけるｌセ
ルの長さり、は第５図における１セルの長さ玩よりも縮
小し、第２図における１セルの面積は第５図における１
セルの面積の約８０％となる。
すなわち、第２図に示した実施例では１セルの面積は第
５図に示した従来構造の１セルの面積よりも縮小され、
かつ容量結合比は変化していないので、半導体不揮発性
記憶装置の微細化高集積化が実現できる。
５図に示した従来構造の１セルの面積よりも縮小され、
かつ容量結合比は変化していないので、半導体不揮発性
記憶装置の微細化高集積化が実現できる。
なお、この実施例において、前記浮遊ゲート６を前記読
み出しゲート１７の上方だけに延在させることによって
も上記のような効果が得られる。
み出しゲート１７の上方だけに延在させることによって
も上記のような効果が得られる。
第３図（：）〜（ｖｌ＋）は第２図に示した前記記憶選
択、読み出しの３トランジスタ領域１．２．３から成る
Ｎチャネル型半導体不揮発性記憶装量（第２図開示）の
製造工程の一例を示すものである。
択、読み出しの３トランジスタ領域１．２．３から成る
Ｎチャネル型半導体不揮発性記憶装量（第２図開示）の
製造工程の一例を示すものである。
まず前記第１導電型半導体基板９（この実施例ではＰ型
シリコン基板）を従来の素子分離法によって、素子能動
領域１８とフィールド領域１９とに分離する（第３図１
開示）。
シリコン基板）を従来の素子分離法によって、素子能動
領域１８とフィールド領域１９とに分離する（第３図１
開示）。
次いで、適当な膜厚の第１絶縁膜８を形成し、続いて第
１ポリシリコン膜２０を堆積する。この第１ポリシリコ
ン膜２０に不純物による熱処理を加え、導電性にする。
１ポリシリコン膜２０を堆積する。この第１ポリシリコ
ン膜２０に不純物による熱処理を加え、導電性にする。
さらに従来のフォトリングラフイー技術を用いて、記憶
トランジスタとなる領域をエツチングする（第３図１１
開示）。
トランジスタとなる領域をエツチングする（第３図１１
開示）。
次いで、前記記憶トランジスタ領域１のＮ型不純物領域
１１をセルファラインのイオン注入によシ形成する。さ
らに第２の前記第１絶縁Ｈ！Ｘ８を形成し、トンネル領
域の窓を従来のフォトリソグラフィー技術ヲ用いてバタ
ーニングする。引き続いてトンネル絶縁膜７を形成し、
第２ポリシリコン膜２１を堆積する。その上で、この後
に不純物による熱処理を加え、前記第２ポリシリコン膜
２１を導電性にする（第３図１１１開示）。
１１をセルファラインのイオン注入によシ形成する。さ
らに第２の前記第１絶縁Ｈ！Ｘ８を形成し、トンネル領
域の窓を従来のフォトリソグラフィー技術ヲ用いてバタ
ーニングする。引き続いてトンネル絶縁膜７を形成し、
第２ポリシリコン膜２１を堆積する。その上で、この後
に不純物による熱処理を加え、前記第２ポリシリコン膜
２１を導電性にする（第３図１１１開示）。
次いで、前記セルを分離するだめのスリット領域２２を
異方性エツチング装置によって、従来のフォトリソグラ
フィー技術を用いて、第２ポリシリコン膜２１上にパタ
ーニングする。さらに第２絶縁膜工５を成長させ、第３
ポリシリコン膜おを堆積し、この第３ポリシリコン膜２
３に不純物による熱処理を加え、導電性にする（第３図
１ｖ開示）。
異方性エツチング装置によって、従来のフォトリソグラ
フィー技術を用いて、第２ポリシリコン膜２１上にパタ
ーニングする。さらに第２絶縁膜工５を成長させ、第３
ポリシリコン膜おを堆積し、この第３ポリシリコン膜２
３に不純物による熱処理を加え、導電性にする（第３図
１ｖ開示）。
次いで、従来のフォトリソグラフィー技術を用いて異方
性イオンエツチング装置によって、前記第３ポリシリコ
ン膜２３と前記第１．第２絶縁膜８゜１５と前記第２ポ
リシリコン膜２１と前記第１ポリシリコン膜２０とを一
度にパターニングする。さらにレジスト剥離の後に前記
第１絶縁膜８をエツチングする。なお、他に上述の第１
ポリシリコン膜加などと同時に前記第１絶縁膜８を異方
性イオンエツチング装置によりパターニングすることも
可能である。さらに酸化性雰囲気で熱処理を行なう（第
３図Ｖ開示）。
性イオンエツチング装置によって、前記第３ポリシリコ
ン膜２３と前記第１．第２絶縁膜８゜１５と前記第２ポ
リシリコン膜２１と前記第１ポリシリコン膜２０とを一
度にパターニングする。さらにレジスト剥離の後に前記
第１絶縁膜８をエツチングする。なお、他に上述の第１
ポリシリコン膜加などと同時に前記第１絶縁膜８を異方
性イオンエツチング装置によりパターニングすることも
可能である。さらに酸化性雰囲気で熱処理を行なう（第
３図Ｖ開示）。
次いで、第３図（いにおいてパターニングした前記セル
のゲート領域をマスクとして、前記セルの前記ドレイン
およびソース領域を形成するため了 にセルフ／ラインで低濃度Ｎ型不純物領域２４をイオン
注入で形成する。さらにコンタクト領域形成のために従
来のフォトリソグラフィー技術を用いて高濃度Ｎ型不純
物領域２５をイオン注入で形成する（第３図１ｖ示）。
のゲート領域をマスクとして、前記セルの前記ドレイン
およびソース領域を形成するため了 にセルフ／ラインで低濃度Ｎ型不純物領域２４をイオン
注入で形成する。さらにコンタクト領域形成のために従
来のフォトリソグラフィー技術を用いて高濃度Ｎ型不純
物領域２５をイオン注入で形成する（第３図１ｖ示）。
次いで、保護膜２６を堆積し、コンタクト領域を従来の
フォトリソグラフィー技術を用いて開孔し、アルミニウ
ムなどの金属配線２７を蒸着する（第３図１ｖ開示）。
フォトリソグラフィー技術を用いて開孔し、アルミニウ
ムなどの金属配線２７を蒸着する（第３図１ｖ開示）。
なお、第１図および第２図に示すように前記記憶トラン
ジスタ領域の前記ドレイン、ソース領域方向で前記浮遊
ゲート６の端部が同一セル内の他のすべてのゲー） １
３．１４．１７の端部と前記第１、第２絶縁膜８，１５
を介して一致しているために、その製造工程において従
来のフォトリソグラフィー技術を用いて異方性イオンエ
ツチング装置によって、前記第３ポリシリコン膜２３か
ら前記第１、第２絶縁膜８，１５．前記第２ポリシリコ
ン膜２１．前記第１ポリシリコン膜２０を一度にパター
ニングすることが可能とな９、製造が容易になる。
ジスタ領域の前記ドレイン、ソース領域方向で前記浮遊
ゲート６の端部が同一セル内の他のすべてのゲー） １
３．１４．１７の端部と前記第１、第２絶縁膜８，１５
を介して一致しているために、その製造工程において従
来のフォトリソグラフィー技術を用いて異方性イオンエ
ツチング装置によって、前記第３ポリシリコン膜２３か
ら前記第１、第２絶縁膜８，１５．前記第２ポリシリコ
ン膜２１．前記第１ポリシリコン膜２０を一度にパター
ニングすることが可能とな９、製造が容易になる。
本発明は以上説明したように、電気的に書き換え可能な
半導体不揮発性記憶装置の素子能動領域中でトンネル絶
縁膜を有する記憶トランジスタ領域の第２ゲートが同一
セル内の他のトランジスタ領域の上方に延在し、更に前
記記憶トランジスタ領域の第３ゲートが前記第２ゲート
の上方に延在するので、１セル内での各トランジスタ領
域の間の分離部分が第１ゲートと第２ゲートの間の絶縁
膜部分に相当することになシ、容量結合比は一定に保た
れたまま１セル面積が従来の構造の１セル面積よりも減
少し、半導体不揮発性記憶装置の微細化、高集積化の促
進が可能となった。
半導体不揮発性記憶装置の素子能動領域中でトンネル絶
縁膜を有する記憶トランジスタ領域の第２ゲートが同一
セル内の他のトランジスタ領域の上方に延在し、更に前
記記憶トランジスタ領域の第３ゲートが前記第２ゲート
の上方に延在するので、１セル内での各トランジスタ領
域の間の分離部分が第１ゲートと第２ゲートの間の絶縁
膜部分に相当することになシ、容量結合比は一定に保た
れたまま１セル面積が従来の構造の１セル面積よりも減
少し、半導体不揮発性記憶装置の微細化、高集積化の促
進が可能となった。
第１図は本発明の一実施例を示すＮチャネル型半導体不
揮発性記憶装置の構造の断面図、第２図は本発明の他の
実施例を示すＮチャネル型半導体不揮発性記憶装置の構
造の断面図、第３図は第２図に示したＮチャネル型半導
体不揮発性記憶装置の構造の製造工程を示した断面図、
第４図および第５図は従来の一例を示すＮチャネル型半
導体不揮発性記憶装置の構造の断面図である。 ６・・・第２ゲート、 ８・・・第１絶縁膜。 ９・・・半導体基板、１０・・・第１不純物領域。 １１・・・第２不純物領域、１２・・・第３不純物領域
。 １３・・・第１ゲート、１４・・・第３ゲート。 １５・・・第２絶縁膜、１６・・・第４不純物領域。 １７・・・第４ゲート。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 （’＋１ｉ） （ｖ’＋’＋） 第３図 ■ 第５図
揮発性記憶装置の構造の断面図、第２図は本発明の他の
実施例を示すＮチャネル型半導体不揮発性記憶装置の構
造の断面図、第３図は第２図に示したＮチャネル型半導
体不揮発性記憶装置の構造の製造工程を示した断面図、
第４図および第５図は従来の一例を示すＮチャネル型半
導体不揮発性記憶装置の構造の断面図である。 ６・・・第２ゲート、 ８・・・第１絶縁膜。 ９・・・半導体基板、１０・・・第１不純物領域。 １１・・・第２不純物領域、１２・・・第３不純物領域
。 １３・・・第１ゲート、１４・・・第３ゲート。 １５・・・第２絶縁膜、１６・・・第４不純物領域。 １７・・・第４ゲート。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 （’＋１ｉ） （ｖ’＋’＋） 第３図 ■ 第５図
Claims (2)
- （１）下記構成要件を備えることを特徴とする半導体不
揮発性記憶装置 ａ、第１導電型の半導体基板と、 ｂ、前記半導体基板中の表面近くに設けられた第２導電
型の第１、第２、第３不純物領域 と、 ｃ、前記半導体基板上に形成され、かつ薄い領域を有す
る第１絶縁膜と、 ｄ、前記半導体基板上に形成され、かつ前記第１不純物
領域と前記第２不純物領域との間 に位置する第１ゲートと、 ｅ、前記第１絶縁膜上に形成され、少なくとも前記第２
不純物領域と前記第３不純物領域 との間に位置し、かつ前記第１ゲート上方 にまで延在する第２ゲートと、 ｆ、前記第２ゲート上に形成された第２絶縁膜と、ｇ、
前記第２絶縁膜上に形成される第３ゲート。 - （２）下記構成要件を備えることを特徴とする半導体不
揮発性記憶装置 ａ、第一導電型の半導体基板と、 ｂ、前記半導体基板中の表面近くに設けられた第２導電
型の第１、第２、第３、第４不純 物領域と、 ｃ、前記半導体基板上に形成され、かつ薄い領域を有す
る第一絶縁膜と、 ｄ、前記半導体基板上に形成され、かつ前記第１不純物
領域と前記第２不純物領域との間 に位置する第４ゲートと、 ｅ、前記半導体基板上に形成され、かつ前記第３不純物
領域と前記第４不純物領域との間 に位置する第４ゲートと、 ｆ、前記第１絶縁膜状に形成され、少なくとも前記第２
不純物領域と前記第３不純物領域 との間に位置し、かつ前記第１ゲートおよ び第４ゲート上方にまで延在する第２ゲー トと、 ｇ、前記第２ゲート上に形成された第２絶縁膜と、 ｈ、前記第２絶緑膜上に形成される第３ゲート（３）前
記第１絶縁膜上に形成され、少なくとも前記第２不純物
領域と前記第３不純物領域との間に位置し、かつ前記第
１または第３または第４ゲートの上方にまで延在する前
記第２ゲートの端が前記第１または第３または第４ゲー
トの端と上下方向で前記第１または第２絶縁膜を介して
一致していることを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285286A JPH01128472A (ja) | 1987-11-13 | 1987-11-13 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285286A JPH01128472A (ja) | 1987-11-13 | 1987-11-13 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128472A true JPH01128472A (ja) | 1989-05-22 |
Family
ID=17689549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285286A Pending JPH01128472A (ja) | 1987-11-13 | 1987-11-13 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359218A (en) * | 1991-10-03 | 1994-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device with selection gate in a groove |
| CN102017129A (zh) * | 2008-05-09 | 2011-04-13 | 株式会社半导体能源研究所 | 非易失性半导体存储装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780779A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor non-volatile memory |
| JPS5851568A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
-
1987
- 1987-11-13 JP JP62285286A patent/JPH01128472A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780779A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor non-volatile memory |
| JPS5851568A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514607A (en) * | 1991-01-03 | 1996-05-07 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
| US5359218A (en) * | 1991-10-03 | 1994-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device with selection gate in a groove |
| CN102017129A (zh) * | 2008-05-09 | 2011-04-13 | 株式会社半导体能源研究所 | 非易失性半导体存储装置 |
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