JPH11260941A - トランジスタ、トランジスタアレイ、トランジスタアレイの製造方法および不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 高速動作が可能でかつ高集積化を図ることが
可能なトランジスタ、トランジスタアレイ、トランジス
タアレイの製造方法および不揮発性半導体メモリを提供
する。 【解決手段】 シリコン基板１の表面に複数のソース・
ドレイン領域２が所定間隔を隔てて形成されている。チ
ャネル領域４上の一方のソース・ドレイン領域２側およ
び他方のソース・ドレイン領域２側に第１の絶縁膜５を
介して浮遊ゲート電極６ａ，６ｂがそれぞれ形成されて
いる。浮遊ゲート電極６ａ，６ｂの周縁部にはそれぞれ
突起部６０が形成されている。チャネル領域４上から浮
遊ゲート電極６ａ，６ｂ上に第２の絶縁膜７を介して制
御ゲート電極８が形成されている。制御ゲート電極８は
浮遊ゲート電極６ａ，６ｂにそれぞれ第２の絶縁膜７を
介して１面で接している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタ、ト
ランジスタアレイ、トランジスタアレイの製造方法およ
び不揮発性半導体メモリに関する。

【０００２】

【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）等の不揮発性半導体メモリが注目されている。

【０００３】ＥＰＲＯＭおよびＥＥＰＲＯＭのメモリセ
ル（メモリトランジスタ）では、浮遊ゲート電極に電荷
を蓄積し、電荷の有無によりデータの記憶を行うととも
に、電荷の有無によるしきい値電圧の変化を検出するこ
とによりデータの読み出しを行っている。特に、ＥＥＰ
ＲＯＭには、メモリセルアレイの全体でデータの消去を
行うかあるいはメモリセルアレイを任意のブロックに分
けて各ブロック単位でデータの消去を行うフラッシュＥ
ＥＰＲＯＭがある。

【０００４】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スタックトゲート型およびスプリットゲート型
に大きく分類される。

【０００５】スタックトゲート型メモリセルでは、シリ
コン基板上にソース領域およびドレイン領域が形成さ
れ、これらのソース領域とドレイン領域とに挟まれたチ
ャネル領域上にシリコン酸化膜を介して電気的に浮遊状
態の浮遊ゲート電極が形成されている。この浮遊ゲート
電極上には、シリコン酸化膜を介して制御ゲート電極が
形成されている。

【０００６】ここで、浮遊ゲート電極および制御ゲート
電極のチャネル長方向の寸法は同一であり、相互にずれ
ることなく積み重ねられた配置となっている。チャネル
長の方向と直交する方向において制御ゲート電極は長く
延長され、各浮遊ゲート電極で共通になっており、ワー
ド線を構成している。

【０００７】このように構成されたスタックトゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、個々の
メモリセルにそれ自身を選択する機能がない。そのた
め、データ消去時に浮遊ゲート電極から電荷を引き抜く
際に、電荷を過剰に抜きすぎると、そのメモリセルは常
にオン状態（導通状態）になって破壊されるという過剰
消去の問題が起こる。

【０００８】過剰消去を防止するためには、消去手順に
工夫が必要で、メモリデバイスの周辺回路で消去手順を
制御するか、またはメモリデバイスの外部回路で消去手
順を制御する必要がある。

【０００９】このようなスタックトゲート型メモリセル
における過剰消去の問題を解決するために、スプリット
ゲート型メモリセルが開発された。スプリットゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭは、米国特
許第５，０２９，１３０号に開示されている。

【００１０】図４５は従来のスプリットゲート型メモリ
セルの断面図である。図４５において、シリコン基板２
０１の表面に、ソース領域２０２およびドレイン領域２
０３が所定間隔を隔てて形成されている。ソース領域２
０２とドレイン領域２０３とに挟まれたチャネル領域２
０４上には、シリコン酸化膜からなる第１の絶縁膜２０
５を介して浮遊ゲート電極２０６が形成されている。浮
遊ゲート電極２０６上には、シリコン酸化膜からなる第
２の絶縁膜２０７を介して制御ゲート電極２０８が形成
されている。

【００１１】ソース領域２０２、ドレイン領域２０３、
チャネル領域２０４、第１の絶縁膜２０５、浮遊ゲート
電極２０６、第２の絶縁膜２０７および制御ゲート電極
２０８によりスプリットゲート型メモリセル（スプリッ
トゲート型トランジスタ）２００が構成される。

【００１２】ここで、制御ゲート電極２０８の一部は、
シリコン酸化膜からなる絶縁膜２０９を介してチャネル
領域２０４上に配置されている。チャネル領域２０４上
の制御ゲート電極２０８の部分が選択ゲート電極２１０
を構成する。その選択ゲート電極２１０、ソース領域２
０２、ドレイン領域２０３およびチャネル領域２０４に
より個々のメモリセル２００自身を選択するための選択
トランジスタ２１１が構成される。

【００１３】すなわち、スプリットゲート型メモリセル
２００は、各ゲート電極２０６，２０８および各領域２
０２，２０３，２０４により構成されるトランジスタ
と、選択トランジスタ２１１とが直列に接続された構成
を有する。

【００１４】このように構成されたスプリットゲート型
メモリセル２００は、選択トランジスタ２１１によって
それ自身を選択する機能を有する。そのため、過剰消去
が発生したとしても、選択トランジスタ２１１によって
メモリセル２００の導通および非導通を制御することが
でき、過剰消去が問題にならない。

【００１５】次に、スプリットゲート型メモリセルにお
ける書き込み動作および消去動作を図４６および図４７
を参照しながら説明する。

【００１６】（ａ）書き込み動作 データの書き込み時には、図４６に示すように、ドレイ
ン領域２０３を０Ｖにし、ソース領域２０２に１０Ｖ以
上の高電圧を印加し、制御ゲート電極２０８に数Ｖ程度
の電圧を印加する。それにより、選択トランジスタ２１
１がオンし、ドレイン領域２０３からソース領域２０２
に電子が走行する。

【００１７】このとき、浮遊ゲート電極２０６は、第１
の絶縁膜２０５を介してソース領域２０２と容量結合
し、かつ第２の絶縁膜２０７を介して制御ゲート電極２
０８と容量結合しているため、その電位はソース領域２
０２の電位に近い１０Ｖ程度に上昇する。このため、チ
ャネル領域２０４を走行する電子は、浮遊ゲート電極２
０６に引き寄せられ、ホットエレクトロンとなって第１
の絶縁膜２０５の電位障壁を越え、浮遊ゲート電極２０
６に注入される。

【００１８】このように浮遊ゲート２０６に電子が蓄積
された状態では制御ゲート電極２０８に正の電圧を印加
しても、浮遊ゲート電極２０６の下のチャネル領域２０
４にはチャネルは形成されず、セル電流が流れない。こ
の状態を書き込み状態と呼び、メモリセル２００にデー
タ“０”が記憶される。

【００１９】（ｂ）消去動作 データの消去時には、図４７に示すように、ソース領域
２０２およびドレイン領域２０３をともに０Ｖにし、制
御ゲート電極２０８に１０Ｖ以上の高電圧を印加する。
この場合、浮遊ゲート電極２０６は第１の絶縁膜２０５
を介してソース領域２０２と容量結合し、かつ第２の絶
縁膜２０７を介して制御ゲート電極２０８と容量結合し
ているため、その電位はソース領域２０２の電位に近い
数Ｖ程度になる。それにより、浮遊ゲート電極２０６と
制御ゲート電極２０８との間には１０Ｖ程度の電位差が
生じる。

【００２０】その結果、浮遊ゲート電極２０６に蓄積さ
れた電子は、第２の絶縁膜２０７中をファウラー−ノル
ドハイム・トンネル電流（Fowler-Nordheim Tunnel Cur
rent：以下、ＦＮトンネル電流という。）として制御ゲ
ート電極２０８に引き抜かれる。

【００２１】このように浮遊ゲート電極２０６から電子
が引き抜かれた状態では、制御ゲート電極２０８に正の
電圧を印加すると、制御ゲート電極２０６のチャネル領
域２０４にチャネルが形成され、セル電流が流れる。こ
の状態を消去状態と呼び、メモリセル２００にデータ
“１”が記憶される。

【００２２】このとき、浮遊ゲート電極２０６には突起
部２０６ａが形成されているため、浮遊ゲート電極２０
６中の電子は突起部２０６ａから飛び出して制御ゲート
電極２０８側へ移動する。したがって、電子の移動が容
易になり、浮遊ゲート電極２０６中の電子を効率的に引
き抜くことができる。

【００２３】スプリットゲート型メモリセルの製造方法
は、たとえば米国特許第５，０４５，４８８号に開示さ
れている。半導体基板２０１上に薄い酸化膜を形成し、
その薄い酸化膜上に浮遊ゲート電極２０６の材料である
ポリシリコン膜を堆積する。その後、ポリシリコン膜上
にシリコン窒化膜（窒化ケイ素膜）を積層し、浮遊ゲー
ト電極２０６の形成領域となるシリコン窒化膜の部分に
開口部を形成する。

【００２４】さらに、酸化性雰囲気中でシリコン窒化膜
の開口部のポリシリコン膜を酸化することにより開口部
内にポリシリコンの酸化膜を形成する。さらに、残りの
シリコン窒化膜を除去した後、ポリシリコンの酸化膜を
マスクとしてポリシリコンをエッチングし、浮遊ゲート
電極２０６を形成する。

【００２５】

【発明が解決しようとする課題】上記のスプリットゲー
ト型メモリセル２００においては、以下に説明するよう
に、スタックトゲート型メモリセルに比べて高集積化が
難しいという課題がある。

【００２６】スタックトゲート型メモリセルにおける浮
遊ゲート電極および制御ゲート電極の幅は同一であり、
それらの浮遊ゲート電極と制御ゲート電極とは相互にず
れることなく積み重ねられた構造を有する。これに対し
て、スプリットゲート型メモリセル２００では、制御ゲ
ート電極２０８の一部がチャネル領域２０４上に配置さ
れ、選択ゲート電極２１０を構成している。そのため、
スプリットゲート型メモリセル２００では、スタックト
ゲート型メモリセルに比べて、選択ゲート電極２１０の
分だけシリコン基板２０１における素子の占有面積が大
きくなる。つまり、スプリット型ゲートメモリセル２０
０では、過剰消去の問題が起こらないものの、高集積化
が困難となる。

【００２７】図４８（ａ），（ｂ），（ｃ）は図４５の
従来のスプリットゲート型メモリセルのＥ−Ｅ線断面
図、平面図およびＦ−Ｆ線断面図である。

【００２８】複数のメモリセルをマトリクス状に配置す
る場合、図４８に示されるように、制御ゲート電極２０
８は一方向に延び、隣接するメモリセルの制御ゲート電
極と一体化されている。それにより、図４８（ｂ）に示
すように、制御ゲート電極２０８は第２の絶縁膜２０７
を介して浮遊ゲート電極２０６の３つの面ｆ１，ｆ２，
ｆ３に対向する。

【００２９】図４６に示した書き込み動作時には、浮遊
ゲート電極２０６の電位は、ソース電極２０２と浮遊ゲ
ート電極２０６との間の結合容量Ｃ１と、浮遊ゲート電
極２０６と制御ゲート電極２０８との間の結合容量Ｃ２
との比によって定まり、結合容量Ｃ１が結合容量Ｃ２に
比べて大きいほど浮遊ゲート電極２０６の電位が高くな
る。

【００３０】上記のように、浮遊ゲート電極２０６と制
御ゲート電極２０８とが３つの面で電気的容量を形成す
るため、浮遊ゲート電極２０６と制御ゲート電極２０８
との間の結合容量Ｃ２が大きくなる。その結果、チャネ
ル領域２０４から浮遊ゲート電極２０６に電子を高速に
注入することが困難となり、書き込み動作が遅くなる。

【００３１】また、制御ゲート電極２０８により構成さ
れるワード線は、図４８（ｂ），（ｃ）に示されるよう
に、シリコン基板２０１上にフィールド絶縁膜２１３を
介して形成されている。それにより、制御ゲート電極２
０８とシリコン基板２０１との間に配線容量が形成され
る。この配線容量により、制御ゲート電極２０８での信
号の遅延が生じる。

【００３２】本発明の目的は、高速動作が可能なトラン
ジスタおよびそれを備えたトランジスタアレイを提供す
ることである。

【００３３】本発明の他の目的は、高速動作が可能なト
ランジスタアレイの製造方法を提供することである。

【００３４】本発明のさらに他の目的は、高速動作が可
能な不揮発性半導体メモリを提供することである。

【００３５】本発明のさらに他の目的は、高速動作が可
能でかつ高集積化を図ることが可能なトランジスタおよ
びそれを用いたトランジスタアレイを提供することであ
る。

【００３６】本発明のさらに他の目的は、高速動作が可
能でかつ高集積化を図ることが可能なトランジスタアレ
イの製造方法を提供することである。

【００３７】本発明のさらに他の目的は、高速動作が可
能でかつ高集積化を図ることが可能な不揮発性半導体メ
モリを提供することである。

【００３８】

【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係るトランジスタは、浮遊ゲート電極をそ
れぞれ有しかつ選択ゲート電極を兼ねる制御ゲート電極
を共有する２つのセルを備え、制御ゲート電極は、浮遊
ゲート電極の上方に層間絶縁膜を介して配置された配線
層に接続されるものである。

【００３９】本発明に係るトランジスタにおいては、２
つのセルで選択ゲート電極を兼ねる制御ゲート電極が共
有されているので、高集積化を図ることが可能となる。
また、配線層が浮遊ゲート電極の上方に層間絶縁膜を介
して配置されているので、配線層と基板との間の容量が
小さくなる。それにより、配線層での信号の遅延が小さ
くなり、高速動作が可能となる。

【００４０】（２）第２の発明 第２の発明に係るトランジスタは、第１の発明に係るト
ランジスタの構成において、各セルの浮遊ゲート電極
は、制御ゲート電極に絶縁膜を介して１面で対向するこ
とを特徴とする。

【００４１】この場合、浮遊ゲート電極が絶縁膜を介し
て制御ゲート電極に１面で対向しているので、従来のト
ランジスタに比べて浮遊ゲート電極と制御ゲート電極と
の対向面積が小さくなり、浮遊ゲート電極と制御ゲート
電極との間の結合容量が小さくなる。したがって、浮遊
ゲート電極の電位を容易に高くすることができ、浮遊ゲ
ート電極に電荷を高速に注入することができる。その結
果、高速の書き込み動作が可能となる。

【００４２】（３）第３の発明 第３の発明に係るトランジスタは、第１または第２の発
明に係るトランジスタの構成において、各セルの浮遊ゲ
ート電極は、制御ゲート電極に対向する側に突起部を有
することを特徴とする。

【００４３】この場合、各セルの浮遊ゲート電極が制御
ゲート電極に対向する側に突起部を有するので、浮遊ゲ
ート電極から制御ゲート電極に効率的に電荷を引き抜く
ことができる。

【００４４】（４）第４の発明 第４の発明に係るトランジスタは、チャネル領域を挟ん
で設けられた２つの不純物領域と、チャネル領域上に第
１の絶縁膜を介して所定間隔を隔てて配置された２つの
浮遊ゲート電極と、２つの浮遊ゲート電極間のチャネル
領域上から２つの浮遊ゲート電極の上方に至る領域まで
第２の絶縁膜を介して配置された制御ゲート電極と、２
つの不純物領域および２つの浮遊ゲート電極の上方に層
間絶縁膜を介して配置されかつ制御ゲート電極に接続さ
れる配線層とを備えたものである。

【００４５】本発明に係るトランジスタにおいては、２
つの浮遊ゲート電極で制御ゲート電極が共有されている
ので、高集積化を図ることが可能となる。また、チャネ
ル領域上の制御ゲート電極の部分が選択ゲート電極とし
て働くので、過剰消去の問題が起こらない。

【００４６】また、制御ゲート電極がチャネル領域上か
ら２つの浮遊ゲート電極の上方に延設されており、各浮
遊ゲート電極の一方側が制御ゲート電極に対向している
ので、従来のトランジスタに比べて浮遊ゲート電極と制
御ゲート電極との対向面積が小さくなり、浮遊ゲート電
極と制御ゲート電極との間の結合容量が小さくなる。し
たがって、浮遊ゲート電極の電位を容易に高くすること
ができ、チャネル領域から浮遊ゲート電極に電荷を高速
に注入することができる。その結果、高速の書き込み動
作が可能となる。

【００４７】さらに、配線層が浮遊ゲート電極の上方に
層間絶縁膜を介して配置されているので、配線層と基板
との間の容量が小さくなる。それにより、配線層での信
号の遅延が小さくなり、高速動作が可能となる。

【００４８】（５）第５の発明 第５の発明に係るトランジスタは、第４の発明に係るト
ランジスタの構成において、２つの浮遊ゲート電極は、
少なくとも制御ゲート電極の側に突起部を有することを
特徴とする。

【００４９】この場合、各浮遊ゲート電極が制御ゲート
電極に対向する側に突起部を有するので、浮遊ゲート電
極から制御ゲート電極に効率的に電荷を引き抜くことが
できる。

【００５０】（６）第６の発明 第６の発明に係るトランジスタは、第１〜第５のいずれ
かの発明に係るトランジスタの構成において、書き込み
動作時にチャネル領域から２つの浮遊ゲート電極の一方
にホットキャリアにより電荷が注入され、消去動作時に
２つの浮遊ゲート電極から制御ゲート電極にトンネル電
流により電荷が引き抜かれることを特徴とする。

【００５１】この場合、浮遊ゲート電極と制御ゲート電
極との間の結合容量が小さいので、浮遊ゲート電極の電
位を容易に高くすることができ、高速に書き込み動作を
行うことができる。また、各浮遊ゲート電極の突起部か
ら制御ゲート電極に効率的に電荷を引き抜くことができ
るので、高速に消去動作を行うことができる。

【００５２】（７）第７の発明 第７の発明に係るトランジスタアレイは、複数のビット
線と、複数のビット線に交差するように配列された複数
のワード線と、各２本のビット線間に接続された複数の
トランジスタとを備え、各トランジスタは、チャネル領
域を挟んで設けられ、それぞれ対応するビット線の一部
を形成する２つの不純物領域と、チャネル領域上に第１
の絶縁膜を介して所定間隔を隔てて配置された２つの浮
遊ゲート電極と、２つの浮遊ゲート電極間のチャネル領
域上から２つの浮遊ゲート電極の上方に至る領域まで第
２の絶縁膜を介して配置された制御ゲート電極とを備
え、各ワード線は、複数のトランジスタの不純物領域お
よび浮遊ゲート電極の上方に層間絶縁膜を介して配置さ
れかつ制御ゲート電極に接続されたものである。

【００５３】本発明に係るトランジスタアレイにおいて
は、各トランジスタの２つの浮遊ゲート電極で制御ゲー
ト電極が共有されているので、高集積化を図ることが可
能となる。また、チャネル領域上の制御ゲート電極の一
部が選択トランジスタとして働くので、過剰消去の問題
が起こらない。

【００５４】また、各トランジスタの制御ゲート電極が
チャネル領域上から２つの浮遊ゲート電極の上方に延設
されており、各浮遊ゲート電極の一方側が制御ゲート電
極に対向しているので、従来のトランジスタアレイに比
べて浮遊ゲート電極と制御ゲート電極との対向面積が小
さくなり、浮遊ゲート電極と制御ゲート電極との間の結
合容量が小さくなる。したがって、浮遊ゲート電極の電
位を容易に高くすることができ、チャネル領域から浮遊
ゲート電極に電荷を高速に注入することができる。その
結果、高速の書き込み動作が可能となる。

【００５５】さらに、ワード線がトランジスタの不純物
領域および浮遊ゲート電極の上方に層間絶縁膜を介して
配置されているので、ワード線と基板との間の容量が小
さくなる。それにより、ワード線での信号の遅延が小さ
くなり、高速動作が可能とする。

【００５６】（８）第８の発明 第８の発明に係るトランジスタアレイは、第７の発明に
係るトランジスタアレイの構成において、各トランジス
タの２つの浮遊ゲート電極は、少なくとも制御ゲート電
極の側に突起部を有することを特徴とする。

【００５７】この場合、各トランジスタの各浮遊ゲート
電極が制御ゲート電極に対向する側に突起部を有するの
で、浮遊ゲート電極から制御ゲート電極に効率的に電荷
を引き抜くことができる。

【００５８】（９）第９の発明 第９の発明に係るトランジスタアレイの製造方法は、半
導体基板上に第１の絶縁膜を介して所定間隔を隔てて複
数のトランジスタに対応する複数対の浮遊ゲート電極を
形成する工程と、複数の不純物領域を隣接するトランジ
スタの浮遊ゲート電極間における半導体基板の領域に形
成する工程と、各対の浮遊ゲート電極に挟まれた半導体
基板上の領域から当該各対の浮遊ゲート電極の上方に至
る領域上に第２の絶縁膜を介して制御ゲート電極を形成
する工程と、複数の不純物領域上および複数対の浮遊ゲ
ート電極上に層間絶縁膜を形成する工程と、複数の不純
物領域および複数対の浮遊ゲート電極の上方の層間絶縁
膜上に配置されかつ複数のトランジスタの制御ゲート電
極に接続されるワード線用の配線層を形成する工程とを
備えたものである。

【００５９】本発明に係る製造方法によれば、トランジ
スタアレイの各トランジスタの２つの浮遊ゲート電極で
制御ゲート電極が共有されるので、高集積化を図ること
が可能となる。また、チャネル領域上の制御ゲート電極
の一部が選択トランジスタとして働くので、過剰消去の
問題が起こらない。

【００６０】また、各トランジスタの制御ゲート電極が
各対の浮遊ゲート電極で挟まれた領域上からそれらの浮
遊ゲート電極の上方に延設されており、各浮遊ゲート電
極の一方側が制御ゲート電極に対向しているので、従来
のトランジスタアレイに比べて浮遊ゲート電極と制御ゲ
ート電極との対向面積が小さくなり、浮遊ゲート電極と
制御ゲート電極との間の結合容量が小さくなる。したが
って、浮遊ゲート電極の電位を容易に高くすることがで
き、チャネル領域から浮遊ゲート電極に電荷を高速に注
入することができる。その結果、高速の書き込み動作が
可能となる。

【００６１】さらに、ワード線用の配線層が複数の不純
物領域および各対の浮遊ゲート電極の上方に層間絶縁膜
を介して配置されているので、ワード線と基板との間の
容量が小さくなる。それにより、ワード線での信号の遅
延が小さくなり、高速動作が可能となる。

【００６２】（１０）第１０の発明 第１０の発明に係るトランジスタアレイの製造方法は、
第９の発明に係るトランジスタアレイの製造方法におい
て、各対の浮遊ゲート電極の少なくとも対向する側の縁
部に突起部を形成する工程をさらに備えたことを特徴と
する。

【００６３】この場合、各トランジスタの各浮遊ゲート
電極が制御ゲート電極に対向する側に突起部を有するの
で、浮遊ゲート電極から制御ゲート電極に効率的に電荷
を引き抜くことができる。

【００６４】（１１）第１１の発明 第１１の発明に係るトランジスタアレイの製造方法は、
第１０の発明に係るトランジスタアレイの製造方法にお
いて、層間絶縁膜を複数のトランジスタの制御ゲート電
極の上面が露出するまで薄膜化する工程をさらに備えた
ことを特徴とする。

【００６５】この場合、ワード線用の配線層を複数の制
御ゲート電極に接続するために層間絶縁膜にコンタクト
ホールを形成する必要がなくなる。それにより、製造工
程数が削減される。

【００６６】（１２）第１２の発明 第１２の発明に係るトランジスタアレイの製造方法は、
第１０または第１１の発明に係るトランジスタアレイの
製造方法において、ワード線用の配線層上にマスクを形
成する工程と、マスクを用いてワード線用の配線層、制
御ゲート電極および浮遊ゲート電極を順にパターニング
する工程とをさらに備えたことを特徴とする。

【００６７】これにより、制御ゲート電極および浮遊ゲ
ート電極をワード線に対して自己整合的に形成すること
ができるので、リソグラフィ工程におけるアライメント
のずれを考慮する必要がなく、位置合わせ余裕の削減に
よる微細化が可能となる。また、制御ゲート電極と浮遊
ゲート電極との間の結合容量のばらつきが低減される。
それにより、特性のばらつきが減少し、素子特性の向上
および製造上の歩留りの向上を図ることができる。

【００６８】（１３）第１３の発明 第１３の発明に係る不揮発性半導体メモリは、第７〜第
９のいずれかの発明に係るトランジスタアレイと、トラ
ンジスタアレイ内の１または複数のトランジスタを選択
する選択回路と、書き込み動作時に、選択回路により選
択されたトランジスタのチャネル領域から一方の浮遊ゲ
ート電極にホットキャリアにより電荷が注入されるよう
にトランジスタアレイの複数のビット線および複数のワ
ード線の電位を設定し、消去動作時に、選択回路により
選択されたトランジスタの一方または両方の浮遊ゲート
電極から制御ゲート電極にトンネル電流により電荷が引
き抜かれるように複数のビット線および複数のワード線
の電位を設定する電位設定回路とを備えたものである。

【００６９】本発明に係る不揮発性半導体メモリにおい
ては、各トランジスタの２つの浮遊ゲート電極で制御ゲ
ート電極が共有されているので、高集積化を図ることが
可能となる。また、制御ゲート電極の一部が選択トラン
ジスタとして働くので、過剰消去の問題が起こらない。
さらに、浮遊ゲート電極と制御ゲート電極との間の結合
容量が小さくなるので、高速の書き込み動作が可能とな
る。また、配線層と基板との間の容量が小さくなるの
で、配線層での信号の遅延が小さくなり、高速動作が可
能となる。

【００７０】（１４）第１４の発明 第１４の発明に係るトランジスタは、浮遊ゲート電極
と、選択ゲート電極を兼ねる制御ゲート電極と、浮遊ゲ
ート電極の上方に層間絶縁膜を介して配置された配線層
とを備え、制御ゲート電極が配線層に接続されたもので
ある。

【００７１】本発明に係るトランジスタにおいては、配
線層が浮遊ゲート電極の上方に層間絶縁膜を介して配置
されているので、配線層と基板との間の容量が小さくな
る。それにより、配線層での信号の遅延が小さくなり、
高速動作が可能となる。

【００７２】（１５）第１５の発明 第１５の発明に係るトランジスタは、第１４の発明に係
るトランジスタの構成において、浮遊ゲート電極は、制
御ゲート電極に絶縁膜を介して１面で対向するものであ
る。

【００７３】この場合、浮遊ゲート電極が絶縁膜を介し
て制御ゲート電極に１面で対向しているので、従来のト
ランジスタに比べて浮遊ゲート電極と制御ゲート電極と
の対向面積が小さくなり、浮遊ゲート電極と制御ゲート
電極との間の結合容量が小さくなる。したがって、浮遊
ゲート電極の電位を容易に高くすることができ、浮遊ゲ
ート電極に電荷を高速に注入することができる。その結
果、高速の書き込み動作が可能となる。

【００７４】（１６）第１６の発明 第１６の発明に係るトランジスタは、第１４または第１
５の発明に係るトランジスタの構成において、浮遊ゲー
ト電極は、制御ゲート電極に対向する側に突起部を有す
るものである。

【００７５】この場合、浮遊ゲート電極が制御ゲート電
極に対向する側に突起部を有するので、浮遊ゲート電極
から制御ゲート電極に効率的に電荷を引き抜くことがで
きる。

【００７６】（１７）第１７の発明 第１７の発明に係るトランジスタアレイは、チャネル領
域を挟んで設けられた第１および第２の不純物領域と、
第１の不純物領域側のチャネル領域上に第１の絶縁膜を
介して配置された浮遊ゲート電極と、第２の不純物領域
側のチャネル領域上から浮遊ゲート電極の上方に至る領
域まで第２の絶縁膜を介して配置された制御ゲート電極
と、浮遊ゲート電極の上方に層間絶縁膜を介して配置さ
れかつ制御ゲート電極に接続される配線層とを備えたも
のである。

【００７７】本発明に係るトランジスタアレイにおいて
は、チャネル領域上の制御ゲート電極の部分が選択ゲー
ト電極として働くので、過剰消去の問題が起こらない。

【００７８】また、制御ゲート電極がチャネル領域上か
ら浮遊ゲート電極の上方に延設されており、浮遊ゲート
電極の一方側が制御ゲート電極に対向しているので、従
来のトランジスタアレイに比べて浮遊ゲート電極と制御
ゲート電極との対向面積が小さくなり、浮遊ゲート電極
と制御ゲート電極との間の結合容量が小さくなる。した
がって、浮遊ゲート電極の電位を容易に高くすることが
でき、チャネル領域から浮遊ゲート電極に電荷を高速に
注入することができる。その結果、高速の書き込み動作
が可能となる。

【００７９】さらに、配線層が浮遊ゲート電極の上方に
層間絶縁膜を介して配置されているので、配線層と基板
との間の容量が小さくなる。それにより、配線層での信
号の遅延が小さくなり、高速動作が可能となる。

【００８０】（１８）第１８の発明 第１８の発明に係るトランジスタアレイは、第１の方向
に延びる複数のビット線と、第１の方向と交差する第２
の方向に延びる複数のワード線と、複数のビット線と複
数のワード線との交差部に設けられた複数のトランジス
タとを備え、各トランジスタは、チャネル領域を挟んで
設けられた第１および第２の不純物領域と、第１の不純
物領域側のチャネル領域上に第１の絶縁膜を介して配置
された浮遊ゲート電極と、第２の不純物領域側のチャネ
ル領域上から浮遊ゲート電極の上方に至る領域まで第２
の絶縁膜を介して配置された制御ゲート電極とを含み、
各ワード線は、第２の方向に沿って配列された対応する
複数のトランジスタの浮遊ゲート電極の上方に層間絶縁
膜を介して配置されかつ対応する複数のトランジスタの
制御ゲート電極に接続されたものである。

【００８１】本発明に係るトランジスタアレイにおいて
は、チャネル領域上の制御ゲート電極の一部が選択トラ
ンジスタとして働くので、過剰消去の問題が起こらな
い。

【００８２】また、各トランジスタの制御ゲート電極が
チャネル領域上から浮遊ゲート電極の上方に延設されて
おり、浮遊ゲート電極の一方側が制御ゲート電極に対向
しているので、従来のトランジスタアレイに比べて浮遊
ゲート電極と制御ゲート電極との対向面積が小さくな
り、浮遊ゲート電極と制御ゲート電極との間の結合容量
が小さくなる。したがって、浮遊ゲート電極の電位を容
易に高くすることができ、チャネル領域から浮遊ゲート
電極に電荷を高速に注入することができる。その結果、
高速の書き込み動作が可能となる。

【００８３】さらに、各ワード線が、第２の方向に沿っ
て配列された対応する複数のトランジスタの浮遊ゲート
電極の上方に層間絶縁膜を介して配置されているので、
ワード線と基板との間の容量が小さくなる。それによ
り、ワード線での信号の遅延が小さくなり、高速動作が
可能となる。

【００８４】（１９）第１９の発明 第１９の発明に係るトランジスタアレイは、第１８の発
明に係るトランジスタアレイの構成において、各ビット
線は、第１の方向に沿って配列された対応するトランジ
スタの第２の不純物領域に接続されたものである。これ
により、複数のトランジスタのいずれかを選択すること
ができる。

【００８５】（２０）第２０の発明 第２０の発明に係るトランジスタアレイは、第１８また
は第１９の発明に係るトランジスタアレイの構成におい
て、各トランジスタの浮遊ゲート電極は、制御ゲート電
極に絶縁膜を介して１面で対向するものである。

【００８６】この場合、浮遊ゲート電極が絶縁膜を介し
て制御ゲート電極に１面で対向しているので、従来のト
ランジスタアレイに比べて浮遊ゲート電極と制御ゲート
電極との対向面積が小さくなり、浮遊ゲート電極と制御
ゲート電極との間の結合容量が小さくなる。したがっ
て、浮遊ゲート電極の電位を容易に高くすることがで
き、浮遊ゲート電極に電荷を高速に注入することができ
る。その結果、高速の書き込み動作が可能となる。

【００８７】（２１）第２１の発明 第２１の発明に係るトランジスタアレイは、第１８、第
１９または第２０の発明に係るトランジスタアレイの構
成において、各トランジスタは、第１の方向において一
方側に隣接する他のトランジスタと第１の不純物領域を
共有し、第１の方向において他方側に隣接するさらに他
のトランジスタと第２の不純物領域を共有するものであ
る。

【００８８】この場合、隣接するトランジスタで不純物
領域が共有されるので、高集積化を図ることが可能とな
る。

【００８９】（２２）第２２の発明 第２２の発明に係るトランジスタアレイは、第１８〜第
２１のいずれかの発明に係るトランジスタアレイの構成
において、各トランジスタの浮遊ゲート電極は、制御ゲ
ート電極に対向する側に突起部を有するものである。

【００９０】この場合、各トランジスタの浮遊ゲート電
極が制御ゲート電極に対向する側に突起部を有するの
で、浮遊ゲート電極から制御ゲート電極に効率的に電荷
を引き抜くことができる。

【００９１】（２３）第２３の発明 第２３の発明に係るトランジスタアレイの製造方法は、
第１の方向および第１の方向に交差する第２の方向にマ
トリクス状に配列された複数のトランジスタを含むトラ
ンジスタアレイの製造方法であって、半導体基板上に第
１の方向に沿って第１の絶縁膜を介して複数のトランジ
スタの複数の浮遊ゲート電極を形成する工程と、第１の
方向において半導体基板上の領域から各浮遊ゲート電極
の上方に至る領域上に第２の絶縁膜を介して複数のトラ
ンジスタの複数の制御ゲート電極をそれぞれ形成する工
程と、第１の方向において各浮遊ゲート電極および制御
ゲート電極の両側の半導体基板に複数のトランジスタの
複数の不純物領域をそれぞれ形成する工程と、半導体基
板上および複数の浮遊ゲート電極上に層間絶縁膜を形成
する工程と、第２の方向に配列された複数のトランジス
タの複数の制御ゲート電極に共通に接続される複数のワ
ード線用の配線層を層間絶縁膜上に形成する工程とを備
えたものである。

【００９２】本発明に係る製造方法によれば、チャネル
領域上の制御ゲート電極の一部が選択トランジスタとし
て働くので、過剰消去の問題が起こらない。

【００９３】また、各トランジスタの制御ゲート電極が
半導体基板上から浮遊ゲート電極の上方に延設されてお
り、浮遊ゲート電極の一方側が制御ゲート電極に対向し
ているので、従来のトランジスタアレイに比べて浮遊ゲ
ート電極と制御ゲート電極との対向面積が小さくなり、
浮遊ゲート電極と制御ゲート電極との間の結合容量が小
さくなる。したがって、浮遊ゲート電極の電位を容易に
高くすることができ、チャネル領域から浮遊ゲート電極
に電荷を高速に注入することができる。その結果、高速
の書き込み動作が可能となる。

【００９４】さらに、ワード線用の配線層が第２の方向
に沿って層間絶縁膜上に配置されているので、ワード線
と基板との容量が小さくなる。それにより、ワード線で
の信号の遅延が小さくなり、高速動作が可能となる。

【００９５】（２４）第２４の発明 第２４の発明に係るトランジスタアレイの製造方法は、
第２３の発明に係るトランジスタアレイの製造方法にお
いて、各トランジスタの少なくとも制御ゲート電極に対
向する側の浮遊ゲート電極の縁部に突起部を形成する工
程をさらに備えたものである。

【００９６】この場合、各トランジスタの浮遊ゲート電
極が制御ゲート電極に対向する側に突起部を有するの
で、浮遊ゲート電極から制御ゲート電極に効率的に電荷
を引き抜くことができる。

【００９７】（２５）第２５の発明 第２５の発明に係るトランジスタアレイの製造方法は、
第２３または第２４の発明に係るトランジスタアレイの
製造方法において、層間絶縁膜を複数のトランジスタの
制御ゲート電極の上面が露出するまで薄膜化する工程を
さらに備えたものである。

【００９８】この場合、ワード線用の配線層を複数の制
御ゲート電極に接続するために層間絶縁膜にコンタクト
ホールを形成する必要がなくなる。それにより、製造工
程数が削減される。

【００９９】（２６）第２６の発明 第２６の発明に係る不揮発性半導体メモリは、第１８〜
第２２のいずれかの発明に係るトランジスタアレイと、
トランジスタアレイ内の１または複数のトランジスタを
選択する選択回路と、書き込み動作時に、選択回路によ
り選択されたトランジスタのチャネル領域から浮遊ゲー
ト電極にホットキャリアにより電荷が注入されるように
複数のビット線および複数のワード線の電位を設定し、
消去動作時に、選択回路により選択されたトランジスタ
の浮遊ゲート電極から制御ゲート電極にトンネル電流に
より電荷が引き抜かれるように複数のビット線および複
数のワード線の電位を設定する電位設定回路とを備えた
ものである。

【０１００】本発明に係る不揮発性半導体メモリにおい
ては、制御ゲート電極の一部が選択トランジスタとして
働くので、過剰消去の問題が起こらない。また、浮遊ゲ
ート電極と制御ゲート電極との間の結合容量が小さくな
るので、高速の書き込み動作が可能となる。さらに、配
線層と基板との間の容量が小さくなるので、配線層での
信号の遅延が小さくなり、高速動作が可能となる。

【０１０１】

【発明の実施の形態】図１（ａ）は本発明の第１の実施
例における不揮発性半導体メモリのメモリセルアレイの
平面図、図１（ｂ）は図１（ａ）のメモリセルアレイの
Ｙ−Ｙ線断面図、図１（ｃ）は図１（ａ）のメモリセル
アレイのＸ−Ｘ線断面図である。

【０１０２】図１において、メモリセルアレイ１０２
は、マトリクス状に配列された複数のスプリットゲート
型メモリセル１２ａ，１２ｂからなる。ここで、一対の
メモリセル１２ａ，１２ｂが１つのスプリットゲート型
トランジスタを構成する。ｐ型単結晶シリコン基板１の
表面に、ｎ型不純物がドープされたｎ型ソース・ドレイ
ン領域２が所定間隔を隔てて形成されている。各２つの
ソース・ドレイン領域２間のシリコン基板１の領域がチ
ャネル領域４となる。各ソース・ドレイン領域２はソー
スまたはドレインとして働く。

【０１０３】チャネル領域４上の一方のソース・ドレイ
ン領域２側には、第１の絶縁膜５を介して浮遊ゲート電
極６ａが形成され、チャネル領域４上の他方のソース・
ドレイン領域２側には、第１の絶縁膜５を介して浮遊ゲ
ート電極６ｂが形成されている。浮遊ゲート電極６ａ，
６ｂの上面の周縁部にはそれぞれ突起部６０が形成され
ている。

【０１０４】また、浮遊ゲート電極６ａ，６ｂの一方の
側面上から上方に至る領域には、シリコン酸化膜からな
る第２の絶縁膜７を介して制御ゲート電極８が形成され
ている。

【０１０５】制御ゲート電極８の一部は、浮遊ゲート電
極６ａ，６ｂ間におけるチャネル領域４上にシリコン酸
化膜からなる絶縁膜９を介して延設されている。チャネ
ル領域４上の制御ゲート電極８が選択ゲート電極１０を
構成する。浮遊ゲート電極６ａ，６ｂの側面上および上
方の制御ゲート電極８および選択ゲート電極９は一体化
されている。この制御ゲート電極８は、浮遊ゲート電極
６ａ，６ｂにそれぞれ第２の絶縁膜７を介して１面で接
している。

【０１０６】２つのソース・ドレイン領域２、チャネル
領域４、第１および第２の絶縁膜５，７、絶縁膜９、浮
遊ゲート電極６ａおよび制御ゲート電極８がメモリセル
１ａを構成する。また、２つのソース・ドレイン領域
２、チャネル領域４、第１および第２の絶縁膜５，７、
絶縁膜９、浮遊ゲート電極６ｂおよび制御ゲート電極８
がメモリセル１ｂを構成する。さらに、２つのソース・
ドレイン領域２、チャネル領域４、絶縁膜９および制御
ゲート電極８がメモリセル１２ａ，１２ｂを選択するた
めの選択トランジスタ１１を構成する。

【０１０７】シリコン基板１上で、浮遊ゲート電極６
ａ，６ｂの領域を除いて第１の絶縁膜５、第２の絶縁膜
７および絶縁膜９は積層されて一体化している。また、
図１（ｂ）に示すように、シリコン基板１上には、各メ
モリセル１２ａ，１２ｂを電気的に分離するためのフィ
ールド絶縁膜１３が形成されている。シリコン基板１の
ソース・ドレイン領域２および浮遊ゲート電極６ａ，６
ｂ上には、層間絶縁膜２７が設けられている。

【０１０８】ソース・ドレイン領域２間のチャネル領域
４のチャネル長の方向に沿って層間絶縁膜２７上にワー
ド線ＷＬが配置されている。制御ゲート電極８はこのワ
ード線ＷＬに接続されている。また、各ソース・ドレイ
ン領域２は、ワード線ＷＬと直交する方向に延び、ビッ
ト線として用いられる。各ワード線ＷＬは後述するロウ
アドレスデコーダに接続され、各ビット線は後述するカ
ラムアドレスデコーダに接続される。これにより、フラ
ッシュＥＥＰＲＯＭが構成される。

【０１０９】本実施例の不揮発性半導体メモリでは、各
メモリセル１２ａ，１２ｂに選択トランジスタ１１が設
けられているので、個々のメモリセル１２ａ，１２ｂそ
れ自身を選択する機能を有する。そのため、過剰消去が
発生したとしても、選択トランジスタ１１によってメモ
リセル１２ａ，１２ｂの導通および非導通を制御するこ
とができるので、過剰消去が問題にならない。

【０１１０】図２は本実施例の不揮発性半導体メモリの
全体の構成を示す図である。本実施例の不揮発性半導体
メモリは、スプリットゲート型メモリセルを用いたフラ
ッシュＥＥＰＲＯＭである。

【０１１１】図２の不揮発性半導体メモリ１００のメモ
リセルアレイ１０２において、複数のビット線ＢＬおよ
び複数のワード線ＷＬがほぼ直角に交差するように配列
されている。各ビット線ＢＬは列方向に沿って配置さ
れ、各ワード線ＷＬは行方向に沿って配置されている。
複数のメモリセル１２ａ，１２ｂはビット線ＢＬおよび
ワード線ＷＬの交点に配置されている。

【０１１２】各２つのメモリセル１２ａ，１２ｂは２本
のビット線ＢＬ間に直列に接続されている。メモリセル
アレイ１０２の複数のワード線ＷＬはロウアドレスデコ
ーダ１０３に接続され、複数のビット線ＢＬはカラムア
ドレスデコーダ１０４に接続されている。

【０１１３】アドレスピン１０５には、外部からロウア
ドレス信号およびカラムアドレス信号が与えられる。ア
ドレスピン１０５に与えられたロウアドレス信号および
カラムアドレス信号は、アドレスバッファ１０６を介し
てアドレスラッチ１０７に転送される。アドレスラッチ
１０７でラッチされたロウアドレス信号はロウアドレス
デコーダ１０３へ与えられ、カラムアドレス信号はカラ
ムアドレスデコーダ１０４に与えられる。

【０１１４】ロウアドレスデコーダ１０３は、ロウアド
レス信号により指定されるワード線ＷＬを選択し、選択
されたワード線ＷＬの電位および他のワード線ＷＬの電
位を制御する。それにより、各メモリセル１２ａ，１２
ｂの制御ゲート電極８の電位が制御される。

【０１１５】カラムアドレスデコーダ１０４は、カラム
アドレス信号により指定されるビット線ＢＬを選択し、
選択されたビット線ＢＬおよび他のビット線ＢＬの電位
または接続状態を制御する。それにより、各メモリセル
１２ａ，１２ｂのソース・ドレイン領域２の電位または
接続状態が制御される。

【０１１６】データピン１０８には、外部からデータが
与えられる。データピン１０８に与えられたデータは、
入力バッファ１０９を介してカラムアドレスデコーダ１
０４へ転送される。カラムアドレスデコーダ１０４は、
そのデータに対応して各ビット線ＢＬの電位を制御す
る。

【０１１７】任意のメモリセル１２ａまたは１２ｂから
読み出されたデータは対応するビット線ＢＬからカラム
アドレスデコーダ１０４を介して電流センスアンプから
なるセンスアンプ１１０へ転送される。この場合、カラ
ムアドレスデコーダ１０４は、選択されたビット線ＢＬ
とセンスアンプ１１０とを接続する。センスアンプ１１
０は、選択されたビット線ＢＬに流れる電流の大きさに
基づいて読み出されたデータの値を判別し、判別結果を
出力バッファ１１１を介してデータピン１０８に出力す
る。

【０１１８】なお、不揮発性半導体メモリ１０１の上記
の各回路１０３〜１１１の動作は、制御コア回路１１２
により制御される。

【０１１９】本実施例では、メモリセル１２ａ，１２ｂ
がトランジスタに相当し、メモリセルアレイがトランジ
スタアレイに相当する。また、ロウアドレスデコーダ１
０３およびカラムアドレスデコーダ１０４が選択回路お
よび電位設定回路を構成する。

【０１２０】次に、本実施例の不揮発性半導体メモリの
書き込み動作、消去動作および読み出し動作を図３〜図
５を参照しながら説明する。

【０１２１】図３は書き込み動作を説明するための図、
図４は消去動作を説明するための図、図５は読み出し動
作を説明するための図である。図３〜図５では、説明の
便宜上、一方のメモリセル１２ａ側のソース・ドレイン
領域２に符号２ａを付し、他方のメモリセル１２ｂ側の
ソース・ドレイン領域２に符号２ｂを付している。

【０１２２】（ａ）書き込み動作（図３参照） ここでは、図３のワード線ＷＬに接続されるメモリセル
１２ｂにデータを書き込む場合について説明する。ソー
ス・ドレイン領域２ａの電位をビット線ＢＬを介して約
１．２Ｖしにし、ソース・ドレイン領域２ｂの電位をビ
ット線ＢＬを介して１０Ｖにする。また、他のソース・
ドレイン領域の電位を対応するビット線を介して３Ｖに
する。さらに、ワード線ＷＬの電位を２Ｖにし、他のワ
ード線の電位を０Ｖにする。

【０１２３】メモリセル１２ｂの選択トランジスタ１１
のしきい値電圧Ｖｔｈは約０．５Ｖである。したがっ
て、ソース・ドレイン領域２ａ中の電子が反転状態のチ
ャネル領域４中へ移動する。そのため、ソース・ドレイ
ン領域２ｂからソース・ドレイン領域２ａに向かってセ
ル電流が流れる。

【０１２４】一方、ソース・ドレイン領域２ｂの電位は
１０Ｖであるため、ソース・ドレイン領域２ｂと浮遊ゲ
ート電極６ｂとの間の静電容量を介した結合により、浮
遊ゲート電極６ｂの電位が１０Ｖ近くまで持ち上げられ
る。そのため、チャネル領域４と浮遊ゲート電極６ｂと
の間には高電界が生じる。

【０１２５】それにより、チャネル領域４中の電子は加
速されてホットエレクトロンとなり、図３の矢印Ｅで示
すように、浮遊ゲート電極６ｂに注入される。その結
果、浮遊ゲート電極６ｂに電子が蓄積される。このよう
にして、メモリセル１２ｂに１ビットのデータ“０”が
書き込まれる。

【０１２６】特に、本実施例では、各浮遊ゲート電極６
ａ，６ｂが１面でのみ制御ゲート電極８に対向している
ので、浮遊ゲート電極６ａ，６ｂと制御ゲート電極８と
の間の結合容量Ｃ２が小さくなる。そのため、シリコン
基板１および各ソース・ドレイン領域２ａ，２ｂと各浮
遊ゲート電極６ａ，６ｂとの間の結合容量Ｃ１と、各浮
遊ゲート電極６ａ，６ｂと制御ゲート電極８との間の結
合容量Ｃ２との比［カップリング比：Ｃ１／（Ｃ１＋Ｃ
２）］が大きくなる。

【０１２７】したがって、浮遊ゲート電極６ｂの電位を
容易に高くすることができ、チャネル領域４から浮遊ゲ
ート電極６ｂに電子を高速に注入することができる。そ
の結果、高速の書き込み動作が可能となる。

【０１２８】このとき、ソース・ドレイン領域２ａと浮
遊ゲート電極６ａとの間の静電容量を介した結合により
浮遊ゲート電極６ａの電位が約１．２Ｖ近くまで持ち上
げられる。しかし、この程度の低い電位では、浮遊ゲー
ト電極６ａへ実質的にホットエレクトロンが注入される
ことはない。したがって、メモリセル１２ｂの浮遊ゲー
ト電極６ｂのみにホットエレクトロンが注入されること
になる。

【０１２９】（ｂ）消去動作（図４参照） ここでは、図４のワード線ＷＬに接続されるすべてのメ
モリセル１２ａ，１２ｂのデータを消去する場合につい
て説明する。すべてのソース・ドレイン領域２ａ，２ｂ
の電位をビット線ＢＬを介して０Ｖにする。また、選択
されたワード線ＷＬの電位を１５Ｖにし、他のワード線
の電位を０Ｖにする。

【０１３０】シリコン基板１および各ソース・ドレイン
領域２ａ，２ｂと各浮遊ゲート電極６ａ，６ｂとの間の
静電容量は、各浮遊ゲート電極６ａ，６ｂと制御ゲート
電極８との間の静電容量に比べて、圧倒的に大きい。す
なわち、各浮遊ゲート電極６ａ，６ｂは、シリコン基板
１およびソース・ドレイン領域２ａ，２ｂと強くカップ
リングしている。そのため、制御ゲート電極８が１５Ｖ
となっても、浮遊ゲート電極６ａ，６ｂの電位は０Ｖか
らほとんど変化せず、各浮遊ゲート電極６ａ，６ｂと制
御ゲート電極８との間に高電界が発生する。

【０１３１】その結果、各浮遊ゲート電極６ａ，６ｂと
制御ゲート電極８との間にＦＮトンネル電流が流れ、矢
印Ｆで示すように、各浮遊ゲート電極６ａ，６ｂ中の電
子が制御ゲート電極８側へ引き抜かれ、各メモリセル１
２ａ，１２ｂに記憶されたデータが消去される。この場
合、メモリセル１２ｂのデータは“１”となる。

【０１３２】このとき、各浮遊ゲート電極６ａ，６ｂの
周縁部に突起部６０が形成されているので、各浮遊ゲー
ト電極６ａ，６ｂ中の電子は突起部６０から飛び出して
制御ゲート電極８側へ移動する。したがって、電子の移
動が容易になり、各浮遊ゲート電極６ａ，６ｂ中の電子
を効率的に引き抜くことができる。

【０１３３】なお、複数のワード線ＷＬを同時に選択す
ることにより、各ワード線ＷＬに接続されているすべて
のメモリセル１２ａ，１２ｂに対して消去動作を行うこ
ともできる。このように、メモリセルアレイ１０２を複
数のワード線ＷＬを含む任意のブロックに分け、ブロッ
ク単位でデータを消去する動作をブロック消去動作と呼
ぶ。

【０１３４】（ｃ）読み出し動作（図５参照） ここでは、図５のワード線ＷＬに接続されるメモリセル
１２ｂからデータを読出す場合について説明する。ソー
ス・ドレイン領域２ａの電位をビット線ＢＬを介して３
Ｖにし、ソース・ドレイン領域２ｂの電位をビット線Ｂ
Ｌを介して０Ｖにする。また、他のソース・ドレイン領
域はオープン状態にする。さらに、ワード線ＷＬの電位
を４Ｖにし、他のワード線の電位を０Ｖにする。

【０１３５】ソース・ドレイン領域２ａの電位が３Ｖに
なると、ソース・ドレイン領域２ａと浮遊ゲート電極６
ａとの間の静電容量を介したカップリングにより、浮遊
ゲート電極６ａの電位が３Ｖ近くまで持ち上げられる。
その結果、浮遊ゲート電極６ａ中の電子の有無に関係な
く、浮遊ゲート電極６ａ直下のチャネル領域４はオン状
態になる。

【０１３６】メモリセル１２ｂが書き込み状態にあると
きには、浮遊ゲート電極６ｂに電子が蓄積されているの
で、浮遊ゲート電極６ｂ直下のチャネル領域４はオフ状
態に近くなっている。一方、メモリセル１２ｂが消去状
態にあるときには、浮遊ゲート電極６ｂに電子が蓄積さ
れていないので、浮遊ゲート電極６ｂ直下のチャネル領
域４はオン状態になっている。

【０１３７】そのため、制御ゲート電極８に４Ｖを印加
すると、ソース・ドレイン領域２ａからソース・ドレイ
ン領域２ｂに向かって流れるセル電流Ｉｒは、メモリセ
ル１２ｂが消去状態にある場合の方が書き込み状態にあ
る場合よりも大きくなる。したがって、このセル電流Ｉ
ｒの値をセンスアンプ１１０で検出することにより、メ
モリセル１２ｂに記憶されたデータの値を読み出すこと
ができる。

【０１３８】次に、図６〜図１５を参照しながら本実施
例の不揮発性半導体メモリにおけるアレイメモリセル１
０２の第１の製造方法を説明する。なお、図６〜図１５
の（ａ）は平面図、（ｂ）は（ａ）におけるＢ−Ｂ線断
面図、（ｃ）は（ａ）におけるＣ−Ｃ線断面図、（ｄ）
は（ａ）におけるＤ−Ｄ線断面図である。

【０１３９】（１）工程１（図６参照） シリコン基板１上に、選択酸化法（ＬＯＣＯＳ：Local
Oxidation on Silicon) を用いてフィールド絶縁膜１３
を形成する。次に、シリコン基板１上におけるフィール
ド絶縁膜１３を除く素子領域に、熱酸化法を用いて膜厚
１０〜１５ｎｍ程度のシリコン酸化膜からなる第１の絶
縁膜５を形成する。

【０１４０】（２）工程２（図７参照） シリコン基板１上に膜厚２００ｎｍ程度のポリシリコン
膜１５を形成した後、ポリシリコン膜１５上に膜厚５０
ｎｍ程度のシリコン窒化膜（窒化珪素膜）２０を形成す
る。その後、シリコン窒化膜２０の全面にレジスト２１
を塗布した後、通常のフォトリソグラフィ技術を用いて
レジスト２１をパターニングし、素子領域に開口部を設
ける。

【０１４１】（３）工程３（図８参照） レジスト２１をマスクとしてＲＩＥ（反応性イオンエッ
チング）法によりシリコン窒化膜２０をエッチング除去
し、シリコン窒化膜２０に開口部を形成する。そして、
浮遊ゲート電極６ａ，６ｂとなるポリシリコン膜１５の
部分に導電性を付与するためにイオン注入法等によりＰ
（リン）原子を不純物として導入した後、レジスト２１
を剥離する。それにより、開口部にポリシリコン膜１５
が露出する。開口部を除くポリシリコン膜１５上の領域
はシリコン窒化膜２０で覆われている。

【０１４２】（４）工程４（図９参照） 工程３で形成されたシリコン窒化膜２０をマスクとして
シリコン基板１を酸化雰囲気中で熱処理（例えば９００
℃パイロ酸化処理）することにより、ポリシリコン膜１
５上に膜厚１５０ｎｍ程度のシリコン酸化膜２２を形成
する。

【０１４３】このとき、シリコン窒化膜２０で覆われて
いるポリシリコン膜１５の領域は酸化されないため、工
程３で形成された開口部内のポリシリコン膜１５のみが
選択的に酸化されるが、その境界領域では酸化種が横方
向にも拡散するため、得られるシリコン酸化膜２２の断
面形状は図９（ｂ），（ｃ），（ｄ）に示すように両端
が薄いものとなる。

【０１４４】（５）工程５（図１０参照） 加熱したリン酸等を用いてシリコン窒化膜２０を除去す
る。それにより、浮遊ゲート電極６ａ，６ｂとなる領域
にシリコン酸化膜２２とポリシリコン膜１５の２層構造
が形成される。次いで、シリコン酸化膜２２をマスクと
してＲＩＥ法によりポリシリコン膜１５をエッチング除
去する。それにより、浮遊ゲート電極６ａ，６ｂが形成
される。

【０１４５】（６）工程６（図１１参照） 熱酸化法もしくはＬＰＣＶＤ法（液相化学的気相成長
法）を用いて、またはこれらを併用して、浮遊ゲート電
極６ａ，６ｂの側壁、シリコン酸化膜２２上および第１
の絶縁膜５上に、シリコン酸化膜からなる第２の絶縁膜
７およびシリコン酸化膜からなる絶縁膜９を形成する。
このとき、シリコン酸化膜２２、第２の絶縁膜７および
絶縁膜９は積層されて一体化する。

【０１４６】次に、イオン注入用マスク２３を少なくと
も浮遊ゲート電極６ａ，６ｂで挟まれたチャネル領域４
上を覆いかつ浮遊ゲート電極６ａ，６ｂ上からはみ出さ
ないように形成する。そして、通常のイオン注入法を用
いて、Ｐ（リン）イオンを４０ｋｅＶ程度の注入エネル
ギーでドーズ量１×１５〜４×１５ｃｍ^-2程度注入し、
シリコン基板１の表面にソース・ドレイン領域２を形成
する。その後、イオン注入用マスク２３を剥離する。そ
の結果、ソース・ドレイン領域２の位置は、浮遊ゲート
電極６ａ，６ｂのほぼ端部により規定される。

【０１４７】（７）工程７（図１２参照） 工程６で形成されたシリコン基板１上に、制御ゲート電
極８および選択ゲート電極１０となるポリシリコン膜を
形成した後、そのポリシリコン膜に導電性を付与するた
めにイオン注入法等を用いてＰ原子を不純物として導入
する。さらに、ポリシリコン膜上に、抵抗を低減するた
めにタングステンシリサイド膜をＣＶＤ法等により形成
し、タングステンシリサイド膜とポリシリコン膜とから
なる積層膜を形成する。図面上では、タングステンシリ
サイド膜とポリシリコン膜とは一体化してタングステン
ポリサイド膜２４として描かれている。

【０１４８】次に、通常のフォトリソグラフィ技術を用
いてチャネル領域４上および２つの浮遊ゲート電極６
ａ，６ｂ上の一部を含む島状のレジストパターン２６を
形成する。そのレジストパターン２６をマスクとしてＲ
ＩＥ法によりタングステンポリサイド膜２４をエッチン
グ除去した後、レジストパターン２６を除去する。それ
により、２つの浮遊ゲート電極６ａ，６ｂ間のチャネル
領域４上から２つの浮遊ゲート電極６ａ，６ｂ上に延び
る島状の制御ゲート電極８が得られる。チャネル領域４
上の制御ゲート電極８は、選択ゲート電極１０となる。

【０１４９】（８）工程８（図１３参照） 次に、工程７で形成されたシリコン基板１上の全面に、
ＬＰＣＶＤ法等により膜厚１０００ｎｍ程度のシリコン
酸化膜からなる層間絶縁膜２７を形成する。なお、層間
絶縁膜２７として、シリコン酸化膜の代わりにプラズマ
ＣＶＤ法等により形成されたＢＰＳＧ（boro-phospho-s
ilicate glass ）膜、またはシリコン酸化膜とＢＰＳＧ
膜とを組み合わせた膜を用いてもよい。

【０１５０】（９）工程９（図１４参照） 次に、通常のＣＭＰ法（化学的機械的研磨法）を用い
て、層間絶縁膜２７を制御ゲート電極８の表面が露出す
るまで研磨する。なお、層間絶縁膜２７をエッチバック
等の他の方法を用いて薄膜化してもよい。

【０１５１】（１０）工程１０（図１５参照） 工程９で形成されたシリコン基板１上に、ポリシリコン
膜を形成した後、そのポリシリコン膜に導電性を付与す
るためにイオン注入法等を用いてＰ原子を不純物として
導入する。さらに、そのポリシリコン膜上に、抵抗を低
減するためにタングステンシリサイド膜をＣＶＤ法等に
より形成し、ポリシリコン膜とタングステンシリサイド
膜との積層膜を形成する。なお、図面上では、ポリシリ
コン膜とタングステンシリサイド膜とは一体化してタン
グステンポリサイド膜２８として描かれている。

【０１５２】次に、通常のフォトリソグラフィ技術を用
いて、隣接する制御ゲート電極８を含むストライプ状の
レジストパターン３０を形成する。そのレジストパター
ン３０をマスクとしてＲＩＥ法によりタングステンポリ
サイド膜２８をエッチング除去した後、レジストパター
ン３０を除去する。それにより、ワード線ＷＬが得られ
る。

【０１５３】この場合、工程９で表面が露出している制
御ゲート電極８上に導電層からなるワード線ＷＬが形成
されているので、マスクを用いてコンタクトホールを開
口することなく、隣接する制御ゲート電極８を接続する
ことができる。

【０１５４】（１１）工程１１ 以降の工程については、通常のＭＯＳ−ＬＳＩ（金属酸
化物シリコン大規模集積回路）の製造工程と同様であ
る。

【０１５５】上記の方法により製造された本実施例の不
揮発性半導体メモリのメモリセルアレイでは、各浮遊ゲ
ート電極６ａ，６ｂが選択トランジスタ１１側の第２の
絶縁膜７を介してのみ制御ゲート電極８と容量結合して
いるため、カップリング比が高いメモリセルが得られ
る。

【０１５６】また、ワード線ＷＬとシリコン基板１との
間には厚い層間絶縁膜２７が存在するので、ワード線Ｗ
Ｌの容量が低くなる。

【０１５７】次に、図１６〜２９を参照しながら本実施
例の不揮発性半導体メモリのメモリセルアレイの第２の
製造方法を説明する。なお、図１６〜図２９の（ａ）は
平面図、（ｂ）は（ａ）におけるＹ−Ｙ線断面図、
（ｃ）は（ａ）におけるＸ−Ｘ線断面図である。また、
図２２〜図２９の（ｄ）は（ａ）におけるＷ−Ｗ線断面
図である。

【０１５８】（１）工程１（図１６参照） シリコン基板１上に、選択酸化法（ＬＯＣＯＳ：Local
Oxidation on Silicon) を用いてフィールド絶縁膜１３
を形成する。次に、シリコン基板１上におけるフィール
ド絶縁膜１３を除く素子領域に、熱酸化法を用いて膜厚
１０〜１５ｎｍ程度のシリコン酸化膜からなる第１の絶
縁膜５を形成する。

【０１５９】（２）工程２（図１７参照） シリコン基板１上に膜厚２００ｎｍ程度のポリシリコン
膜１５を形成した後、ポリシリコン膜１５上に膜厚５０
ｎｍ程度のシリコン窒化膜（窒化珪素膜）２０を形成す
る。その後、シリコン窒化膜２０の全面にレジスト２１
を塗布した後、通常のフォトリソグラフィ技術を用いて
レジスト２１をパターニングし、ストライプ状の開口部
を形成する。なお、図１７（ｃ）に示すＸ−Ｘ線断面で
は、レジスト２１は存在しない。

【０１６０】（３）工程３（図１８参照） レジスト２１をマスクとしてＲＩＥ（反応性イオンエッ
チング）法によりシリコン窒化膜２０をエッチング除去
し、シリコン窒化膜２０をストライプ状に加工する。そ
して、浮遊ゲート電極６ａ，６ｂとなるポリシリコン膜
１５の部分に導電性を付与するためにイオン注入法等に
よりＰ（リン）原子を不純物として導入した後、レジス
ト２１を剥離する。それにより、ストライプ状の開口部
内にポリシリコン膜１５が露出する。ストライプ状の開
口部を除くポリシリコン膜１５上の領域はシリコン窒化
膜２０で覆われている。

【０１６１】（４）工程４（図１９参照） 工程３で形成されたシリコン窒化膜２０をマスクとして
シリコン基板１を酸化雰囲気中で熱処理（例えば９００
℃パイロ酸化処理）することにより、ポリシリコン膜１
５上に膜厚１５０ｎｍ程度のシリコン酸化膜２２を形成
する。

【０１６２】このとき、シリコン窒化膜２０で覆われて
いるポリシリコン膜１５の領域は酸化されないため、工
程３で形成されたストライプ状の開口部内のポリシリコ
ン膜１５のみが選択的に酸化されるが、その境界領域で
は酸化種が横方向にも拡散するため、得られるシリコン
酸化膜２２の断面形状は図１９（ｂ）に示すように両端
が薄いものとなる。

【０１６３】（５）工程５（図２０参照） 加熱したリン酸等を用いてシリコン窒化膜２０を除去
し、シリコン酸化膜２２をマスクとしてＲＩＥ法により
ポリシリコン膜１５をエッチング除去する。それによ
り、後に浮遊ゲート電極６ａ，６ｂとなる部分を含むス
トライプ状のシリコン酸化膜２２とポリシリコン膜１５
の２層構造（積層膜）が形成される。

【０１６４】（６）工程６（図２１参照） 熱酸化法もしくはＬＰＣＶＤ法（液相化学的気相成長
法）を用いて、またはこれらを併用して、ストライプ状
のポリシリコン膜１５の側壁、シリコン酸化膜２２上お
よび第１の絶縁膜５上に、シリコン酸化膜からなる第２
の絶縁膜７およびシリコン酸化膜からなる絶縁膜９を形
成する。このとき、シリコン酸化膜２２、第２の絶縁膜
７および絶縁膜９は積層されて一体化する。

【０１６５】次に、イオン注入用マスク２３を少なくと
もシリコン酸化膜２２およびポリシリコン膜１５からな
るストライプ状の積層膜で挟まれたチャネル領域上を覆
いかつシリコン酸化膜２２およびポリシリコン膜１５か
らなるストライプ状の積層膜からはみ出さないように形
成する。そして、通常のイオン注入法を用いて、Ｐ（リ
ン）イオンを４０ｋｅＶ程度の注入エネルギーでドーズ
量１×１５〜４×１５ｃｍ^-2程度注入し、シリコン基板
１の表面にソース・ドレイン領域２を形成する。その
後、イオン注入用マスク２３を剥離する。その結果、ソ
ース・ドレイン領域２の位置は、シリコン酸化膜２２お
よびポリシリコン膜１５からなるストライプ状の積層膜
のほぼ端部により規定される。

【０１６６】（７）工程７（図２２参照） 工程６で形成されたシリコン基板１上に、制御ゲート電
極８および選択ゲート電極１０となるポリシリコン膜を
形成した後、そのポリシリコン膜に導電性を付与するた
めにイオン注入法等を用いてＰ原子を不純物として導入
する。さらに、ポリシリコン膜上に、抵抗を低減するた
めにタングステンシリサイド膜をＣＶＤ法等により形成
し、タングステンシリサイド膜とポリシリコン膜とから
なる積層膜を形成する。図面上では、タングステンシリ
サイド膜とポリシリコン膜とは一体化してタングステン
ポリサイド膜２４として描かれている。

【０１６７】次に、通常のフォトリソグラフィ技術を用
いてチャネル領域４上および２本のシリコン酸化膜２２
とポリシリコン膜１５とからなるストライプ状の積層膜
上の一部を含むストライプ状のレジストパターン２６を
形成する。そのレジストパターン２６をマスクとしてＲ
ＩＥ法によりタングステンポリサイド膜２４をエッチン
グ除去した後、レジストパターン２６を除去する。それ
により、２本のシリコン酸化膜２２とポリシリコン膜１
５とからなるストライプ状の積層膜間のチャネル領域４
上から２本のシリコン酸化膜２２とポリシリコン膜１５
とからなるストライプ状の積層膜上に延びるストライプ
状のタングステンポリサイド膜２４が得られる。このタ
ングステンポリサイド膜２４は、後に制御ゲート電極８
および選択ゲート電極１０となる。

【０１６８】（８）工程８（図２３参照） 次に、工程７で形成されたシリコン基板１上の全面に、
ＬＰＣＶＤ法等により膜厚１０００ｎｍ程度のシリコン
酸化膜からなる層間絶縁膜２７を形成する。なお、層間
絶縁膜２７として、シリコン酸化膜の代わりにプラズマ
ＣＶＤ法等により形成されたＢＰＳＧ膜、またはシリコ
ン酸化膜とＢＰＳＧ膜とを組み合わせた膜を用いてもよ
い。

【０１６９】（９）工程９（図２４参照） 次に、通常のＣＭＰ法（化学的機械的研磨法）を用い
て、ストライプ状のタングステンポリサイド膜２４の表
面が露出するまで層間絶縁膜２７を研磨する。なお、層
間絶縁膜２７をエッチバック等の他の方法を用いて薄膜
化してもよい。ここで、図２４（ｂ）に示すＹ−Ｙ線断
面は、活性領域（チャネル領域４）の中央部であるた
め、タングステンポリサイド膜２４の表面は露出しな
い。

【０１７０】（１０）工程１０（図２５参照） 工程９で形成されたシリコン基板１上に、ポリシリコン
膜を形成した後、そのポリシリコン膜に導電性を付与す
るためにイオン注入法等を用いてＰ原子を不純物として
導入する。さらに、そのポリシリコン膜上に、抵抗を低
減するためにタングステンシリサイド膜をＣＶＤ法等に
より形成し、ポリシリコン膜とタングステンシリサイド
膜との積層膜を形成する。なお、図面上では、タングス
テンシリサイド膜とポリシリコン膜とは一体化してタン
グステンポリサイド膜２８として描かれている。

【０１７１】次に、通常のフォトリソグラフィ技術を用
いてストライプ状のタングステンポリサイド膜２４と直
交する方向にストライプ状のレジストパターン３０を形
成する。ここで、図２５（ｂ）に示すＹ−Ｙ線断面は、
チャネル領域４の中央部よりもややずれた位置にあるた
め、タングステンポリサイド膜２４の表面が露出してお
り、タングステンポリサイド膜２４とタングステンポリ
サイド膜２８とが電気的に接続されている。

【０１７２】（１１）工程１１（図２６参照） 工程１０で形成されたレジストパターン３０をマスクと
してＲＩＥ法を用いて、タングステンポリサイド膜２８
をシリコン酸化膜に対して選択的にエッチングする。た
だし、この場合、僅かながらシリコン酸化膜がエッチン
グされる条件を用いる。

【０１７３】ここで、タングステンポリサイド膜２４お
よびタングステンポリサイド膜２８は連続しているの
で、図２６（ｃ）に示すように、ストライプ状の開口部
内のシリコン酸化膜が露出するまでエッチングされ、タ
ングステンポリサイド膜２８およびタングステンポリサ
イド膜２４の一部が除去される。その結果、タングステ
ンポリサイド膜２８がストライプ状にパターニングされ
る。その後、レジストパターン３０を除去する。ストラ
イプ状のタングステンポリサイド膜２８は、ワード線Ｗ
Ｌとなる。

【０１７４】（１２）工程１２（図２７参照） 工程１１で形成されたシリコン基板１上のレジストパタ
ーン３０をマスクとしてＲＩＥ法を用いて、シリコン酸
化膜をタングステンポリサイド膜２４に対して選択的に
エッチングする。その結果、ストライプ状の開口部内の
ポリシリコン膜１５およびタングステンポリサイド膜２
４が露出するまでエッチングされ、シリコン酸化膜が除
去される。

【０１７５】（１３）工程１３（図２８参照） 工程１２で形成されたシリコン基板１上のレジストパタ
ーン３０をマスクとしてＲＩＥ法を用いて、タングステ
ンポリサイド膜２４をシリコン酸化膜に対して選択的に
エッチングする。

【０１７６】その結果、図２８（ｃ），（ｄ）に示すよ
うに、ストライプ状の開口部内のポリシリコン膜１５お
よびタングステンシリサイド膜２４が除去される。それ
により、タングステンポリサイド膜２４は島状（アイラ
ンド状）にパターニングされる。また、ポリシリコン膜
１５も島状にパターニングされる。

【０１７７】（１４）工程１４（図２９参照） 工程１３のレジストパターン３０を除去する。ストライ
プ状にパターニングされたタングステンポリサイド膜２
８はワード線ＷＬとなる。島状にパターンニングされた
タングステンポリサイド膜２４は制御ゲート電極８とな
る。チャネル領域４上の制御ゲート電極８の部分が選択
ゲート電極１０となる。また、島状にパターニングされ
たポリシリコン膜１５は浮遊ゲート電極６ａ，６ｂとな
る。

【０１７８】（１５）工程１５ 以降の工程については、通常のＭＯＳ−ＬＳＩ（金属酸
化物シリコン大規模集積回路）の製造工程と同様であ
る。

【０１７９】上記の製造方法では、制御ゲート電極８と
なるタングステンポリサイド膜２４はワード線ＷＬに対
して自己整合的にパターニングされるため、フォトリソ
グラフィ工程におけるアライメントずれを考慮する必要
がなく、位置合わせ余裕の低減により微細化が可能とな
る。また、制御ゲート電極８と浮遊ゲート電極６ａ，６
ｂとの間の結合容量のばらつきが低減される。それによ
り、特性のばらつきが減少し、素子特性の向上や製造上
の歩留りの向上が可能となる。

【０１８０】また、上記の方法で製造された本実施例の
不揮発性半導体メモリのメモリセルアレイにおいても、
各浮遊ゲート電極６ａ，６ｂが選択トランジスタ１１側
の第２の絶縁膜７を介してのみ制御ゲート電極８と容量
結合しているため、カップリング比が高いメモリセルが
得られる。

【０１８１】また、ワード線ＷＬとシリコン基板１との
間には厚い層間絶縁膜２７が存在するので、ワード線Ｗ
Ｌの容量が低くなる。

【０１８２】図３０（ａ）は本発明の第２の実施例にお
ける不揮発性半導体メモリのメモリセルアレイのＥ−Ｅ
線断面図、図３０（ｂ）は図３０（ａ）のメモリセルア
レイの平面図、図３０（ｃ）は図３０（ａ）のメモリセ
ルアレイのＦ−Ｆ線断面図である。

【０１８３】図３０において、メモリセルアレイ３０２
は、マトリクス状に配列された複数のスプリットゲート
型メモリセル６２ａ，６２ｂからなる。図３０には、一
対のメモリセル６２ａ，６２ｂのみが示される。ｐ型単
結晶シリコン基板５１の表面に、ｎ型不純物がドープさ
れたソース領域５２とｎ型不純物がドープされたドレイ
ン領域５３とが所定間隔を隔てて交互に形成されてい
る。ソース領域５２とドレイン領域５３との間のシリコ
ン基板５１の領域がチャネル領域５４となる。

【０１８４】各チャネル領域５４上のソース領域５２側
には、第１の絶縁膜５５を介して浮遊ゲート電極５６が
形成されている。各浮遊ゲート電極５６の上面の周縁部
にはそれぞれ突起部が形成されている。また、各浮遊ゲ
ート電極５６の一方の側面上から上方に至る領域には、
シリコン酸化膜からなる第２の絶縁膜５７を介して制御
ゲート電極５８が形成されている。

【０１８５】各制御ゲート電極５８の一部は、チャネル
領域５４上にシリコン酸化膜からなる絶縁膜５９を介し
て配置され、ドレイン領域５３上に延設されている。チ
ャネル領域５４上の制御ゲート電極５８が選択ゲート電
極５８ａを構成する。この制御ゲート電極５８は、後述
するように、浮遊ゲート電極５６に第２の絶縁膜５７を
介して１面で対向している。

【０１８６】共通のドレイン領域５３、一方側のソース
領域５２、チャネル領域５４、第１および第２の絶縁膜
５５，５７、絶縁膜５９、浮遊ゲート電極５６および制
御ゲート電極５８がメモリセル６１ａを構成し、共通の
ドレイン領域５３、他方側のソース領域５２、チャネル
領域５４、第１および第２の絶縁膜５５，５７、絶縁膜
５９、浮遊ゲート電極５６および制御ゲート電極５８が
メモリセル６１ｂを構成する。また、共通のドレイン領
域５３、一方側のソース領域５２、チャネル領域５４、
絶縁膜５９および制御ゲート電極５８がメモリセル６２
ａを選択するための選択トランジスタ６１を構成し、共
通のドレイン領域５３、他方側のソース領域５２、チャ
ネル領域５４、絶縁膜５９および制御ゲート電極５８が
メモリセル６２ｂを選択するための選択トランジスタ６
１を構成する。

【０１８７】シリコン基板５１上で、浮遊ゲート電極５
６の領域を除いて第１の絶縁膜５５、第２の絶縁膜５７
および絶縁膜５９は積層されて一体化している。また、
図３０（ｂ），（ｃ）に示すように、シリコン基板５１
上には、各メモリセル６２ａ，６２ｂを電気的に分離す
るためのフィールド絶縁膜６３が形成されている。シリ
コン基板５１のソース領域５２、ドレイン領域５３およ
び浮遊ゲート電極５６上には、層間絶縁膜７７が設けら
れている。

【０１８８】ソース領域５２とドレイン領域５３との間
のチャネル領域５４のチャネル長の方向と直交する方向
に沿って、層間絶縁膜７７上にポリシリコン膜７８およ
びタングステンシリサイド膜７９の積層構造からなるワ
ード線ＷＬが配置されている。各制御ゲート電極５８は
このワード線ＷＬに接続されている。また、各ソース領
域５２は、ワード線ＷＬと平行な方向に延び、ソース線
として用いられる。

【０１８９】ワード線ＷＬ上および層間絶縁膜７７上に
は、さらに層間絶縁膜７７ａが形成されている。ワード
線ＷＬと直交する方向に沿って、層間絶縁膜７７ａ上に
金属等の導電性材料からなるビット線ＢＬが配置されて
いる。ビット線ＢＬの方向に沿って配列される複数のド
レイン領域５３は、導電性のコンタクト８１を介してビ
ット線ＢＬに接続されている。

【０１９０】本実施例の不揮発性半導体メモリでは、各
メモリセル６２ａ，６２ｂに選択トランジスタ６１が設
けられているので、個々のメモリセル６２ａ，６２ｂそ
れ自身を選択する機能を有する。そのため、過剰消去が
発生したとしても、選択トランジスタ６１によってメモ
リセル６２ａ，６２ｂの導通および非導通を制御するこ
とができるので、過剰消去が問題にならない。

【０１９１】図３１は本実施例の不揮発性半導体メモリ
のメモリセルアレイ３０２の構成を示す回路図である。
本実施例の不揮発性半導体メモリは、スプリットゲート
型メモリセルを用いたフラッシュＥＥＰＲＯＭである。

【０１９２】図３１のメモリセルアレイ３０２におい
て、複数のビット線ＢＬおよび複数のワード線ＷＬがほ
ぼ直角に交差するように配列されている。また、複数の
ソース線ＳＬが複数のワード線ＷＬと平行に配列されて
いる。各ビット線ＢＬは列方向に沿って配置され、各ワ
ード線ＷＬは行方向に沿って配置されている。各メモリ
セル６２ａ，６２ｂはビット線ＢＬおよびワード線ＷＬ
の交点に配置されている。

【０１９３】メモリセルアレイ３０２の複数のワード線
ＷＬはロウアドレスデコーダ１０３（図２参照）に接続
され、複数のビット線ＢＬはカラムアドレスデコーダ１
０４（図２参照）に接続されている。本実施例の不揮発
性半導体メモリのメモリセルアレイ３０２の周辺部の構
成は、図２の不揮発性半導体メモリ１００のメモリセル
アレイ１０２の周辺部の構成と同様である。

【０１９４】また、各メモリセル６２ａ，６２ｂの書き
込み動作および消去動作は、図４６および図４７に示し
たメモリセル２００の動作と同様である。

【０１９５】本実施例では、メモリセル６２ａ，６２ｂ
がトランジスタに相当し、メモリセルアレイ３０２がト
ランジスタアレイに相当する。

【０１９６】図３２は図３０の１つのメモリセル６２ａ
の主要部の平面図である。図３２に示すように、浮遊ゲ
ート電極５６は、第２の絶縁膜５７を介して１面ｆ１で
のみ制御ゲート電極５８に対向している。それにより、
浮遊ゲート電極５６と制御ゲート電極５８との結合容量
Ｃ２が小さくなる。そのため、シリコン基板５１および
ソース領域５２と浮遊ゲート電極５６との間の結合容量
Ｃ１と、浮遊ゲート電極５６と制御ゲート電極５８との
間の結合容量Ｃ２との比［カップリング比：Ｃ１／（Ｃ
１＋Ｃ２）］が大きくなる。

【０１９７】したがって、浮遊ゲート電極５６の電位を
容易に高くすることができ、チャネル領域５４から浮遊
ゲート電極５６に電子を高速に注入することができる。
その結果、高速の書き込み動作が可能となる。

【０１９８】また、本実施例の不揮発性半導体メモリに
おいては、ワード線ＷＬとシリコン基板５１との間には
厚い層間絶縁膜７７が存在するので、ワード線ＷＬの容
量が低くなる。それにより、ワード線ＷＬでの信号の遅
延が小さくなり、高速動作が可能となる。

【０１９９】次に、図３３〜図４４を参照しながら本実
施例の不揮発性半導体メモリのメモリセルアレイの製造
方法を説明する。なお、図３３〜図４４の（ｂ）は平面
図、（ａ）は（ｂ）におけるＥ−Ｅ線断面図、（ｃ）は
（ｂ）におけるＦ−Ｆ線断面図である。

【０２００】（１）工程１（図３３参照） シリコン基板５１上に、ＬＯＣＯＳ法を用いてフィール
ド絶縁膜６３を形成する。次に、シリコン基板５１上に
おけるフィールド絶縁膜６３を除く素子領域に熱酸化法
を用いて膜厚１０〜１５ｎｍ程度のシリコン酸化膜から
なる第１の絶縁膜５５を形成する。

【０２０１】（２）工程２（図３３参照） シリコン基板５１上に膜厚２００ｎｍ程度のポリシリコ
ン膜６５を形成した後、ポリシリコン膜６５上に膜厚５
０ｎｍのシリコン窒化膜（窒化ケイ素膜）７０を形成す
る。その後、シリコン窒化膜７０の全面にレジスト（図
示せず）を塗布した後、通常のフォトリソグラフィ技術
を用いてレジストをパターニングし、素子領域に開口部
を設ける。

【０２０２】（３）工程３（図３３参照） レジスト（図示せず）をマスクとしてＲＩＥ法によりシ
リコン窒化膜７０をエッチング除去し、シリコン窒化膜
７０に開口部を形成する。そして、浮遊ゲート電極５６
となるポリシリコン膜６５の部分に導電性を付与するた
めにイオン注入法等によりＰ（リン）原子を不純物とし
て導入した後、レジストを剥離する。それにより、開口
部にポリシリコン膜６５が露出する。開口部を除くポリ
シリコン膜６５上の領域はシリコン窒化膜７０で覆われ
ている。

【０２０３】（４）工程４（図３３参照） 工程３で形成されたシリコン窒化膜７０をマスクとして
シリコン基板５１を酸化雰囲気中で熱酸化（例えば９０
０℃パイロ酸化処理）することにより、ポリシリコン膜
６５上に膜厚１５０ｎｍ程度のシリコン酸化膜７２を形
成する。

【０２０４】このとき、シリコン窒化膜７０で覆われて
いるポリシリコン膜６５の領域は酸化されないため、工
程３で形成された開口部内のポリシリコン膜６５のみが
選択的に酸化されるが、その境界領域では酸化種が横方
向にも拡散するため、得られるシリコン酸化膜７２の断
面形状は図３３（ａ），（ｃ）に示すように両端が薄い
ものとなる。

【０２０５】（５）工程５（図３４参照） 加熱したリン酸等を用いてシリコン窒化膜７５を除去す
る。それにより、浮遊ゲート電極５６となる領域にシリ
コン酸化膜７２とポリシリコン膜６５の二層構造が形成
される。次いで、シリコン酸化膜７２をマスクとしてＲ
ＩＥ法によりポリシリコン膜６５をエッチング除去す
る。それにより、浮遊ゲート電極５６が形成される。

【０２０６】（６）工程６（図３５参照） 熱酸化法もしくはＬＰＣＶＤ法を用いて、またはこれら
を併用して、浮遊ゲート電極５６の側壁、シリコン酸化
膜７２上および第１の絶縁膜５５上に、シリコン酸化膜
からなる第２の絶縁膜５７およびシリコン酸化膜からな
る絶縁膜５９を形成する。このとき、シリコン酸化膜７
２、第２の絶縁膜５７および絶縁膜５９は積層されて一
体化する。

【０２０７】（７）工程７（図３６参照） 工程６で形成されたシリコン基板５１上に、制御ゲート
電極５８および選択ゲート電極５８ａとなるポリシリコ
ン膜７４を形成した後、そのポリシリコン膜７４に導電
性を付与するためにイオン注入法等を用いてＰ原子を不
純物として導入する。

【０２０８】次に、通常のフォトリソグラフィ技術を用
いてチャネル領域５４上および浮遊ゲート電極５６上の
一部を含む島状のレジストパターン７３を形成する。

【０２０９】（８）工程８（図３７参照） 次に、レジストパターン７３をマスクとしてＲＩＥ法に
よりポリシリコン膜７４をエッチング除去した後、レジ
ストパターン７３を除去する。それにより、チャネル領
域５４上から浮遊ゲート電極５６上まで延びる島状の制
御ゲート電極５８が得られる。

【０２１０】（９）工程９（図３８参照） 次に、通常のイオン注入用マスク７５を少なくとも浮遊
ゲート電極５６で挟まれたチャネル領域５４上を覆いか
つ浮遊ゲート電極５６上からはみ出さないように形成す
る。そして、通常のイオン注入法を用いて、Ｐ（リン）
イオンを４０ｋｅＶ程度の注入エネルギーでドーズ量１
×１５〜４×１５ｃｍ^-2程度注入し、シリコン基板５１
の表面にソース領域５２を形成する。その後、イオン注
入用マスク７５を剥離する。その結果、ソース領域５２
の位置は、浮遊ゲート電極５６のほぼ端部により規定さ
れる。

【０２１１】（１０）工程１０（図３９参照） 次に、イオン注入用マスク７６を少なくとも制御ゲート
電極５８で挟まれたチャネル領域５４上に開口部を有し
かつ制御ゲート電極５８上からはみ出さないように形成
する。そして、通常のイオン注入法を用いて、Ａｓ（砒
素）イオンを１００ｋｅＶ程度の注入エネルギーでドー
ズ量１×１５〜４×１５ｃｍ^-2程度注入し、シリコン基
板５１の表面にドレイン領域５３を形成する。その後、
イオン注入用マスク７６を剥離する。その結果、ドレイ
ン領域５３の位置は、制御ゲート電極５８のほぼ端部に
より規定される。

【０２１２】（１１）工程１１（図４０参照） 次に、工程１０で形成されたシリコン基板５１上の全面
に、ＬＰＣＶＤ法等により膜厚１０００ｎｍ程度のシリ
コン酸化膜からなる層間絶縁膜７７を形成する。なお、
層間絶縁膜７７として、シリコン酸化膜の代わりにプラ
ズマＣＶＤ法等により形成されたＢＰＳＧ膜、またはシ
リコン酸化膜とＢＰＳＧ膜とを組み合わせた膜を用いて
もよい。

【０２１３】（１２）工程１２（図４１参照） 次に、通常のＣＭＰ法を用いて、層間絶縁膜７７を制御
ゲート電極５８の表面が露出するまで研磨する。なお、
層間絶縁膜７７をエッチバック等の他の方法を用いて薄
膜化してもよい。

【０２１４】（１３）工程１３（図４２参照） 工程１２で形成されたシリコン基板５１上にポリシリコ
ン膜７８を形成した後、そのポリシリコン膜７８に導電
性を付与するためにイオン注入法等を用いてＰ原子を不
純物として導入する。さらに、そのポリシリコン膜７８
上に、抵抗を低減するためにタングステンシリサイド膜
７９をＣＶＤ法等により形成し、ポリシリコン膜７８と
タングステンシリサイド膜７９との積層膜を形成する。
次に、通常のフォトリソグラフィ技術を用いて、ストラ
イプ状のレジストパターン８０を形成する。

【０２１５】（１４）工程１４（図４３参照） そのレジストパターン８０をマスクとしてＲＩＥ法によ
りタングステンシリサイド膜７９およびポリシリコン膜
７８をエッチング除去する。次に、レジストパターン８
０を除去する。それにより、ワード線ＷＬが得られる。
この場合、工程１４で表面が露出している制御ゲート電
極５８上に導電層からなるワード線ＷＬが形成されてい
るので、マスクを用いてコンタクトホールを開口するこ
となく、隣接する制御ゲート電極５８を接続することが
できる。

【０２１６】（１５）工程１５（図４４参照） ワード線ＷＬ上および層間絶縁膜７７上にシリコン酸化
膜等からなる層間絶縁膜７７ａを形成した後、層間絶縁
膜７７ａ，７７にコンタクトホールを形成し、さらにコ
ンタクトホール内に導電性のコンタクト８１を設ける。
その後、層間絶縁膜７７ａ上に金属等の導電性材料から
なるビット線ＢＬを形成する。

【０２１７】以降の工程については、通常のＭＯＳ−Ｌ
ＳＩ（金属酸化物シリコン大規模集積回路）の製造工程
と同様である。

【０２１８】上記の方法により製造された本実施例の不
揮発性半導体メモリのメモリセルアレイでは、各浮遊ゲ
ート電極５６が選択トランジスタ５８ａ側の第２の絶縁
膜５７を介してのみ制御ゲート電極５８と容量結合して
いるため、カップリング比が高いメモリセルが得られ
る。

【０２１９】また、ワード線ＷＬとシリコン基板５１と
の間には厚い層間絶縁膜７７が存在するので、ワード線
ＷＬの容量が低くなる。

【図面の簡単な説明】

【図１】本発明の一実施例における不揮発性半導体メモ
リのメモリセルアレイの平面図、Ｙ−Ｙ線断面図および
Ｘ−Ｘ線断面図である。

【図２】本発明の一実施例における不揮発性半導体メモ
リの全体のブロック図である。

【図３】本発明の一実施例における不揮発性半導体メモ
リの書き込み動作を説明するための図である。

【図４】本発明の一実施例における不揮発性半導体メモ
リの消去動作を説明するための図である。

【図５】本発明の一実施例における不揮発性半導体メモ
リの読み出し動作を説明するための図である。

【図６】図１のメモリセルアレイの第１の製造方法にお
ける第１の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ
線断面図およびＤ−Ｄ線断面図である。

【図７】図１のメモリセルアレイの第１の製造方法にお
ける第２の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ
線断面図およびＤ−Ｄ線断面図である。

【図８】図１のメモリセルアレイの第１の製造方法にお
ける第３の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ
線断面図およびＤ−Ｄ線断面図である。

【図９】図１のメモリセルアレイの第１の製造方法にお
ける第４の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ
線断面図およびＤ−Ｄ線断面図である。

【図１０】図１のメモリセルアレイの第１の製造方法に
おける第５の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−
Ｃ線断面図およびＤ−Ｄ線断面図である。

【図１１】図１のメモリセルアレイの第１の製造方法に
おける第６の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−
Ｃ線断面図およびＤ−Ｄ線断面図である。

【図１２】図１のメモリセルアレイの第１の製造方法に
おける第７の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−
Ｃ線断面図およびＤ−Ｄ線断面図である。

【図１３】図１のメモリセルアレイの第１の製造方法に
おける第８の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−
Ｃ線断面図およびＤ−Ｄ線断面図である。

【図１４】図１のメモリセルアレイの第１の製造方法に
おける第９の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ−
Ｃ線断面図およびＤ−Ｄ線断面図である。

【図１５】図１のメモリセルアレイの第１の製造方法に
おける第１０の工程を示す平面図、Ｂ−Ｂ線断面図、Ｃ
−Ｃ線断面図およびＤ−Ｄ線断面図である。

【図１６】図１のメモリセルアレイの第２の製造方法に
おける第１の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図１７】図１のメモリセルアレイの第２の製造方法に
おける第２の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図１８】図１のメモリセルアレイの第２の製造方法に
おける第３の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図１９】図１のメモリセルアレイの第２の製造方法に
おける第４の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２０】図１のメモリセルアレイの第２の製造方法に
おける第５の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２１】図１のメモリセルアレイの第２の製造方法に
おける第６の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２２】図１のメモリセルアレイの第２の製造方法に
おける第７の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２３】図１のメモリセルアレイの第２の製造方法に
おける第８の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２４】図１のメモリセルアレイの第２の製造方法に
おける第９の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ−
Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２５】図１のメモリセルアレイの第２の製造方法に
おける第１０の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ
−Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２６】図１のメモリセルアレイの第２の製造方法に
おける第１１の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ
−Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２７】図１のメモリセルアレイの第２の製造方法に
おける第１２の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ
−Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２８】図１のメモリセルアレイの第２の製造方法に
おける第１３の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ
−Ｘ線断面図およびＷ−Ｗ線断面図である。

【図２９】図１のメモリセルアレイの第２の製造方法に
おける第１４の工程を示す平面図、Ｙ−Ｙ線断面図、Ｘ
−Ｘ線断面図およびＷ−Ｗ線断面図である。

【図３０】本発明の第２の実施例における不揮発性半導
体メモリのメモリセルアレイのＥ−Ｅ線断面図、平面図
およびＦ−Ｆ線断面図である。

【図３１】本発明の第２の実施例における不揮発性半導
体メモリのメモリセルアレイの構成を示す回路図であ
る。

【図３２】図３０の不揮発性半導体メモリにおける１つ
のメモリセルの平面図である。

【図３３】図３０のメモリセルアレイの製造方法におけ
る第１〜第４の工程を示すＥ−Ｅ線断面図、平面図およ
びＦ−Ｆ線断面図である。

【図３４】図３０のメモリセルアレイの製造方法におけ
る第５の工程を示すＥ−Ｅ断面図、平面図およびＦ−Ｆ
線断面図である。

【図３５】図３０のメモリセルアレイの製造方法におけ
る第６の工程を示すＥ−Ｅ断面図、平面図およびＦ−Ｆ
線断面図である。

【図３６】図３０のメモリセルアレイの製造方法におけ
る第７の工程を示すＥ−Ｅ断面図、平面図およびＦ−Ｆ
線断面図である。

【図３７】図３０のメモリセルアレイの製造方法におけ
る第８の工程を示すＥ−Ｅ断面図、平面図およびＦ−Ｆ
線断面図である。

【図３８】図３０のメモリセルアレイの製造方法におけ
る第９の工程を示すＥ−Ｅ断面図、平面図およびＦ−Ｆ
線断面図である。

【図３９】図３０のメモリセルアレイの製造方法におけ
る第１０の工程を示すＥ−Ｅ断面図、平面図およびＦ−
Ｆ線断面図である。

【図４０】図３０のメモリセルアレイの製造方法におけ
る第１１の工程を示すＥ−Ｅ断面図、平面図およびＦ−
Ｆ線断面図である。

【図４１】図３０のメモリセルアレイの製造方法におけ
る第１２の工程を示すＥ−Ｅ断面図、平面図およびＦ−
Ｆ線断面図である。

【図４２】図３０のメモリセルアレイの製造方法におけ
る第１３の工程を示すＥ−Ｅ断面図、平面図およびＦ−
Ｆ線断面図である。

【図４３】図３０のメモリセルアレイの製造方法におけ
る第１４の工程を示すＥ−Ｅ断面図、平面図およびＦ−
Ｆ線断面図である。

【図４４】図３０のメモリセルアレイの製造方法におけ
る第１５の工程を示すＥ−Ｅ断面図、平面図およびＦ−
Ｆ線断面図である。

【図４５】従来のスプリットゲート型メモリセルの断面
図である。

【図４６】従来のスプリットゲート型メモリセルにおけ
る書き込み動作を説明するための図である。

【図４７】従来のスプリットゲート型メモリセルにおけ
る消去動作を説明するための図である。

【図４８】従来のスプリットゲート型メモリセルの問題
点を説明するためのＥ−Ｅ線断面図、平面図およびＦ−
Ｆ線断面図である。

【符号の説明】

１，５１ シリコン基板 ２，２ａ，２ｂ ソース・ドレイン領域 ４，５４ チャネル領域 ５２ ソース領域 ５３ ドレイン領域 ５，５５ 第１の絶縁膜 ６ａ，６ｂ，５６ 浮遊ゲート電極 ７，５７ 第２の絶縁膜 ８，５８ 制御ゲート電極 ９，５９ 絶縁膜 １０，５８ａ 選択ゲート電極 １１，６１ 選択トランジスタ １２ａ，１２ｂ，６２ａ，６２ｂ メモリセル １３，６３ フィールド絶縁膜 ＷＬ ワード線 ＢＬ ビット線

Claims (26)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲート電極をそれぞれ有しかつ選択
   ゲート電極を兼ねる制御ゲート電極を共有する２つのセ
   ルを備え、前記制御ゲート電極は、前記浮遊ゲート電極
   の上方に層間絶縁膜を介して配置された配線層に接続さ
   れることを特徴とするトランジスタ。
2. 【請求項２】 各セルの前記浮遊ゲート電極は、前記制
   御ゲート電極に絶縁膜を介して１面で対向することを特
   徴とする請求項１記載のトランジスタ。
3. 【請求項３】 各セルの前記浮遊ゲート電極は、前記制
   御ゲート電極に対向する側に突起部を有することを特徴
   とする請求項１または２記載のトランジスタ。
4. 【請求項４】 チャネル領域を挟んで設けられた２つの
   不純物領域と、 前記チャネル領域上に第１の絶縁膜を介して所定間隔を
   隔てて配置された２つの浮遊ゲート電極と、 前記２つの浮遊ゲート電極間の前記チャネル領域上から
   前記２つの浮遊ゲート電極の上方に至る領域まで第２の
   絶縁膜を介して配置された制御ゲート電極と、 前記２つの不純物領域および前記２つの浮遊ゲート電極
   の上方に層間絶縁膜を介して配置されかつ前記制御ゲー
   ト電極に接続される配線層とを備えたことを特徴とする
   トランジスタ。
5. 【請求項５】 前記２つの浮遊ゲート電極は、少なくと
   も前記制御ゲート電極の側に突起部を有することを特徴
   とする請求項４記載のトランジスタ。
6. 【請求項６】 書き込み動作時に前記チャネル領域から
   前記２つの浮遊ゲート電極の一方にホットキャリアによ
   り電荷が注入され、消去動作時に前記２つの浮遊ゲート
   電極から前記制御ゲート電極にトンネル電流により電荷
   が引き抜かれることを特徴とする請求項１〜５のいずれ
   かに記載のトランジスタ。
7. 【請求項７】 複数のビット線と、 前記複数のビット線に交差するように配列された複数の
   ワード線と、 各２本のビット線間に接続された複数のトランジスタと
   を備え、 各トランジスタは、 チャネル領域を挟んで設けられ、それぞれ対応するビッ
   ト線の一部を形成する２つの不純物領域と、 前記チャネル領域上に第１の絶縁膜を介して所定間隔を
   隔てて配置された２つの浮遊ゲート電極と、 前記２つの浮遊ゲート電極間の前記チャネル領域上から
   前記２つの浮遊ゲート電極の上方に至る領域まで第２の
   絶縁膜を介して配置された制御ゲート電極とを備え、 前記各ワード線は、複数のトランジスタの前記不純物領
   域および前記浮遊ゲート電極の上方に層間絶縁膜を介し
   て配置されかつ前記制御ゲート電極に接続されたことを
   特徴とするトランジスタアレイ。
8. 【請求項８】 各トランジスタの前記２つの浮遊ゲート
   電極は、少なくとも前記制御ゲート電極の側に突起部を
   有することを特徴とする請求項７記載のトランジスタア
   レイ。
9. 【請求項９】 半導体基板上に第１の絶縁膜を介して所
   定間隔を隔てて複数のトランジスタに対応する複数対の
   浮遊ゲート電極を形成する工程と、 複数の不純物領域を隣接するトランジスタの浮遊ゲート
   電極間における半導体基板の領域に形成する工程と、 各対の浮遊ゲート電極に挟まれた前記半導体基板上の領
   域から当該各対の浮遊ゲート電極の上方に至る領域上に
   第２の絶縁膜を介して制御ゲート電極を形成する工程
   と、 前記複数の不純物領域上および前記複数対の浮遊ゲート
   電極上に層間絶縁膜を形成する工程と、 前記複数の不純物領域および前記複数対の浮遊ゲート電
   極の上方の前記層間絶縁膜上に前記複数のトランジスタ
   の前記制御ゲート電極に接続されるワード線用の配線層
   を形成する工程とを備えたことを特徴とするトランジス
   タアレイの製造方法。
10. 【請求項１０】 各対の浮遊ゲート電極の少なくとも対
    向する側の縁部に突起部を形成する工程をさらに備えた
    ことを特徴とする請求項９記載のトランジスタアレイの
    製造方法。
11. 【請求項１１】 前記層間絶縁膜を前記複数のトランジ
    スタの前記制御ゲート電極の上面が露出するまで薄膜化
    する工程をさらに備えたことを特徴とする請求項１０記
    載のトランジスタアレイの製造方法。
12. 【請求項１２】 前記ワード線用の配線層上にマスクを
    形成する工程と、 前記マスクを用いて前記ワード線用の配線層、前記制御
    ゲート電極および前記浮遊ゲート電極を順にパターニン
    グする工程とをさらに備えたことを特徴とする請求項１
    ０または１１記載のトランジスタアレイの製造方法。
13. 【請求項１３】 請求項７〜９のいずれかに記載のトラ
    ンジスタアレイと、 前記トランジスタアレイ内の１または複数のトランジス
    タを選択する選択回路と、 書き込み動作時に、前記選択回路により選択されたトラ
    ンジスタの前記チャネル領域から一方の前記浮遊ゲート
    電極にホットキャリアにより電荷が注入されるように前
    記トランジスタアレイの前記複数のビット線および前記
    複数のワード線の電位を設定し、消去動作時に、前記選
    択回路により選択されたトランジスタの一方または両方
    の前記浮遊ゲート電極から前記制御ゲート電極にトンネ
    ル電流により電荷が引き抜かれるように前記複数のビッ
    ト線および前記複数のワード線の電位を設定する電位設
    定回路とを備えたことを特徴とする不揮発性半導体メモ
    リ。
14. 【請求項１４】 浮遊ゲート電極と、選択ゲート電極を
    兼ねる制御ゲート電極と、前記浮遊ゲート電極の上方に
    層間絶縁膜を介して配置された配線層とを備え、前記制
    御ゲート電極は前記配線層に接続されることを特徴とす
    るトランジスタ。
15. 【請求項１５】 前記浮遊ゲート電極は、前記制御ゲー
    ト電極に絶縁膜を介して１面で対向することを特徴とす
    る請求項１４記載のトランジスタ。
16. 【請求項１６】 前記浮遊ゲート電極は、前記制御ゲー
    ト電極に対向する側に突起部を有することを特徴とする
    請求項１４または１５記載のトランジスタ。
17. 【請求項１７】 チャネル領域を挟んで設けられた第１
    および第２の不純物領域と、 前記第１の不純物領域側の前記チャネル領域上に第１の
    絶縁膜を介して配置された浮遊ゲート電極と、 前記第２の不純物領域側の前記チャネル領域上から前記
    浮遊ゲート電極の上方に至る領域まで第２の絶縁膜を介
    して配置された制御ゲート電極と、 前記浮遊ゲート電極の上方に層間絶縁膜を介して配置さ
    れかつ前記制御ゲート電極に接続される配線層とを備え
    たことを特徴とするトランジスタ。
18. 【請求項１８】 第１の方向に延びる複数のビット線
    と、前記第１の方向と交差する第２の方向に延びる複数
    のワード線と、 前記複数のビット線と前記複数のワード線との交差部に
    設けられた複数のトランジスタとを備え、 各トランジスタは、 チャネル領域を挟んで設けられた第１および第２の不純
    物領域と、 前記第１の不純物領域側の前記チャネル領域上に第１の
    絶縁膜を介して配置された浮遊ゲート電極と、 前記第２の不純物領域側の前記チャネル領域上から前記
    浮遊ゲート電極の上方に至る領域まで第２の絶縁膜を介
    して配置された制御ゲート電極とを含み、 各ワード線は、前記第２の方向に沿って配列された対応
    する複数のトランジスタの前記浮遊ゲート電極の上方に
    層間絶縁膜を介して配置されかつ前記対応する複数のト
    ランジスタの前記制御ゲート電極に接続されたことを特
    徴とするトランジスタアレイ。
19. 【請求項１９】 各ビット線は、前記第１の方向に沿っ
    て配列された対応する複数のトランジスタの前記第２の
    不純物領域に接続されたことを特徴とする請求項１８記
    載のトランジスタアレイ。
20. 【請求項２０】 各トランジスタの前記浮遊ゲート電極
    は、前記制御ゲート電極に絶縁膜を介して１面で対向す
    ることを特徴とする請求項１８または１９記載のトラン
    ジスタアレイ。
21. 【請求項２１】 各トランジスタは、前記第１の方向に
    おいて一方側に隣接する他のトランジスタと前記第１の
    不純物領域を共有し、前記第１の方向において他方側に
    隣接するさらに他のトランジスタと前記第２の不純物領
    域を共有することを特徴とする請求項１８、１９または
    ２０記載のトランジスタアレイ。
22. 【請求項２２】 各トランジスタの前記浮遊ゲート電極
    は、前記制御ゲート電極に対向する側に突起部を有する
    ことを特徴とする請求項１８〜２１のいずれかに記載の
    トランジスタアレイ。
23. 【請求項２３】 第１の方向および前記第１の方向に交
    差する第２の方向にマトリクス状に配列された複数のト
    ランジスタを含むトランジスタアレイの製造方法であっ
    て、 半導体基板上に前記第１の方向に沿って第１の絶縁膜を
    介して前記複数のトランジスタの複数の浮遊ゲート電極
    を形成する工程と、 前記第１の方向において前記半導体基板上の領域から各
    浮遊ゲート電極の上方に至る領域上に第２の絶縁膜を介
    して前記複数のトランジスタの複数の制御ゲート電極を
    それぞれ形成する工程と、 前記第１の方向において各浮遊ゲート電極および制御ゲ
    ート電極の両側の半導体基板に前記複数のトランジスタ
    の複数の不純物領域をそれぞれ形成する工程と、 前記半導体基板上および前記複数の浮遊ゲート電極上に
    層間絶縁膜を形成する工程と、 前記第２の方向に配列された複数のトランジスタの複数
    の制御ゲート電極に共通に接続される複数のワード線用
    の配線層を前記層間絶縁膜上に形成する工程とを備えた
    ことを特徴とするトランジスタアレイの製造方法。
24. 【請求項２４】 各トランジスタの少なくとも前記制御
    ゲート電極に対向する側の前記浮遊ゲート電極の縁部に
    突起部を形成する工程をさらに備えたことを特徴とする
    請求項２３記載のトランジスタアレイの製造方法。
25. 【請求項２５】 前記層間絶縁膜を前記複数のトランジ
    スタの前記制御ゲート電極の上面が露出するまで薄膜化
    する工程をさらに備えたことを特徴とする請求項２３ま
    たは２４記載のトランジスタアレイの製造方法。
26. 【請求項２６】 請求項１８〜２２のいずれかに記載の
    トランジスタアレイと、 前記トランジスタアレイ内の１または複数のトランジス
    タを選択する選択回路と、 書き込み動作時に、前記選択回路により選択されたトラ
    ンジスタの前記チャネル領域から前記浮遊ゲート電極に
    ホットキャリアにより電荷が注入されるように前記複数
    のビット線および前記複数のワード線の電位を設定し、
    消去動作時に、前記選択回路により選択されたトランジ
    スタの前記浮遊ゲート電極から前記制御ゲート電極にト
    ンネル電流により電荷が引き抜かれるように前記複数の
    ビット線および前記複数のワード線の電位を設定する電
    位設定回路とを備えたことを特徴とする不揮発性半導体
    メモリ。