JPH01128574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01128574A JPH01128574A JP62285438A JP28543887A JPH01128574A JP H01128574 A JPH01128574 A JP H01128574A JP 62285438 A JP62285438 A JP 62285438A JP 28543887 A JP28543887 A JP 28543887A JP H01128574 A JPH01128574 A JP H01128574A
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- JP
- Japan
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- resist
- single crystal
- insulating layer
- forming
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
本発明は半導体装置の製造方法に係り、特にレーザ再結
晶ＳＯＩ技術と、０°イオン注入技術でシート部分を選
択的にＳｏｌ化する技術（ＳＩＭＯＸ技術）とを用いた
ＳＯＩ／ＭＯＳＦＥＴの製造方法に関し、本発明はレー
ザ再結晶ＳＯＩ技術を用いても集積度が低下しないＭＯ
ＳＦＥＴを製造することを目的とし、 下記（イ）−（、ｌ工程： （イ） 単結晶シリコン基板上に絶縁層を形成する工
程、 （ｏ） 該デバイス形成領域内でしかもチャネル領域
以外の領域にある該絶縁層部にレジストを用いて単結晶
成長用の窓開けを行なう工程、（ＩＮ 該レジストを
残存、させた状態で多結晶シリコン層を全露出面に形成
する工程、 （勾 リフトオフ技術により前記残存レジスト及び該レ
ジスト上の多結晶シリコン層を除去した後全面に第２の
多結晶シリコン層を形成する工程、休） レーザアニー
ル処理により前記第１の多結晶シリコン層全体を単結晶
化する工程、（→ 前記シート部に選択的に０゛イオン
を注入し、アニール処理を行なう工程、 を含むことを構成とする。
晶ＳＯＩ技術と、０°イオン注入技術でシート部分を選
択的にＳｏｌ化する技術（ＳＩＭＯＸ技術）とを用いた
ＳＯＩ／ＭＯＳＦＥＴの製造方法に関し、本発明はレー
ザ再結晶ＳＯＩ技術を用いても集積度が低下しないＭＯ
ＳＦＥＴを製造することを目的とし、 下記（イ）−（、ｌ工程： （イ） 単結晶シリコン基板上に絶縁層を形成する工
程、 （ｏ） 該デバイス形成領域内でしかもチャネル領域
以外の領域にある該絶縁層部にレジストを用いて単結晶
成長用の窓開けを行なう工程、（ＩＮ 該レジストを
残存、させた状態で多結晶シリコン層を全露出面に形成
する工程、 （勾 リフトオフ技術により前記残存レジスト及び該レ
ジスト上の多結晶シリコン層を除去した後全面に第２の
多結晶シリコン層を形成する工程、休） レーザアニー
ル処理により前記第１の多結晶シリコン層全体を単結晶
化する工程、（→ 前記シート部に選択的に０゛イオン
を注入し、アニール処理を行なう工程、 を含むことを構成とする。
Ｃ産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にレーザ再結
晶ＳＯＩ技術と、０°イオン注入技術でシート部分を選
択的にｓｏｒ化する技術（ＳＩＭＯＸ技術）とを用いた
ＳＯＩ／ＭＯ３ＦＥＴの製造方法に関する。
晶ＳＯＩ技術と、０°イオン注入技術でシート部分を選
択的にｓｏｒ化する技術（ＳＩＭＯＸ技術）とを用いた
ＳＯＩ／ＭＯ３ＦＥＴの製造方法に関する。
［従来の技術］
ＳＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｉｎ
ｇ ５ｕｂｓｔｒａｔｅ）構造はバルク結晶内に酸素や
窒素をイオン注入し内部に絶縁層を形成し、絶縁層を介
して単結晶層が分離された構造をとるものである。
ｇ ５ｕｂｓｔｒａｔｅ）構造はバルク結晶内に酸素や
窒素をイオン注入し内部に絶縁層を形成し、絶縁層を介
して単結晶層が分離された構造をとるものである。
従来種結晶（シート）を有するシリコン基板上に多結晶
シリコンをＣＶＤ法等で堆積した後、レーザアニールに
よって多結晶シリコンを種結晶の持つ結晶方位と同一方
位の単結晶に再結晶させるいわゆるレーザ再結晶Ｓｏｌ
技術を用いてＭＯＳ ）ランジスタ等のデバイスを製造
する方法が知られている。
シリコンをＣＶＤ法等で堆積した後、レーザアニールに
よって多結晶シリコンを種結晶の持つ結晶方位と同一方
位の単結晶に再結晶させるいわゆるレーザ再結晶Ｓｏｌ
技術を用いてＭＯＳ ）ランジスタ等のデバイスを製造
する方法が知られている。
Ｃ発明が解決しようとする問題点〕
従来のレーザ再結晶Ｓｏｌ技術を用いてデバイスを製造
するにはシート部分をソース、ドレイン領域等のデバイ
ス形成領域以外に形成する必要があり、シート部分同志
の距離が数十μｍ程度にもなりデバイスの集積度を低下
させ、しかもシート部分からの単結晶成長が１０〜２０
μｍ程度で停止して、絶縁層上の全多結晶シリコンを均
一に再結晶化することが出来なかった。
するにはシート部分をソース、ドレイン領域等のデバイ
ス形成領域以外に形成する必要があり、シート部分同志
の距離が数十μｍ程度にもなりデバイスの集積度を低下
させ、しかもシート部分からの単結晶成長が１０〜２０
μｍ程度で停止して、絶縁層上の全多結晶シリコンを均
一に再結晶化することが出来なかった。
また集積度を低下させないようにシート部分をデバイス
領域内に形成するとシート部分が凹部となり段差を形成
し、しかもＳｏｌ構造にならないので容量的にＳＯＩの
利点を生かせない問題があった。
領域内に形成するとシート部分が凹部となり段差を形成
し、しかもＳｏｌ構造にならないので容量的にＳＯＩの
利点を生かせない問題があった。
本発明はレーザ再結晶Ｓｏｌ技術を用いても集積度が低
下しない？１Ｏ５ＦＥＴを製造することを目的とする。
下しない？１Ｏ５ＦＥＴを製造することを目的とする。
上記問題点は本発明によれば、
（イ） 単結晶シリコン基板上に絶縁層を形成する工程
、 （０）該デバイス形成領域内でしかもチャネル領域以外
の領域にある該絶縁層部にレジストを用いて単結晶成長
用の窓開けを行なう工程、＆９ 該レジストを残存させ
た状態で第１の多結晶シリコン層を全露出面に形成する
工程、に） リフトオフ技術により前記残存レジスト及
び該レジスト上の多結晶シリコン層を除去した後、全面
に第２の多結晶シリコン層を形成する工程、体） レー
ザアニール処理により前記第１の多結晶シリコン層全体
を単結晶化する工程、（→ 前記シート部に選択的に０
″″イオンを注入し、アニール処理を行なう工程、 を含む半導体製造方法によって解決される。
、 （０）該デバイス形成領域内でしかもチャネル領域以外
の領域にある該絶縁層部にレジストを用いて単結晶成長
用の窓開けを行なう工程、＆９ 該レジストを残存させ
た状態で第１の多結晶シリコン層を全露出面に形成する
工程、に） リフトオフ技術により前記残存レジスト及
び該レジスト上の多結晶シリコン層を除去した後、全面
に第２の多結晶シリコン層を形成する工程、体） レー
ザアニール処理により前記第１の多結晶シリコン層全体
を単結晶化する工程、（→ 前記シート部に選択的に０
″″イオンを注入し、アニール処理を行なう工程、 を含む半導体製造方法によって解決される。
本発明によれば従来のレーザ再結晶ＳＯＩ技術と０゛イ
オン注入による絶縁層の形成（ＳＩＭＯＸ技術）により
シートをデバイス内に形成して集積化された浮遊容量を
低減した５ロ）７ＭＯ５ＦＥＴの製造を可能にする。
オン注入による絶縁層の形成（ＳＩＭＯＸ技術）により
シートをデバイス内に形成して集積化された浮遊容量を
低減した５ロ）７ＭＯ５ＦＥＴの製造を可能にする。
以下本発明の実施例を図面に基づいて説明する。
第１図から第６Ａ図は本発明の製造工程を説明するため
の断面図であり、そのうち第３Ｂ図は第３Ａ図の模式平
面図であり、第６Ｂ図は第６Ａ図の模式平面図である。
の断面図であり、そのうち第３Ｂ図は第３Ａ図の模式平
面図であり、第６Ｂ図は第６Ａ図の模式平面図である。
第１図に示すようにＳ ｉ （１００）基板１上に約４
０００人の厚さの５ｉロ）からなる絶縁層２をＣＶＤ（
化学的気相成長）法により成長させた後、該絶縁Ｍｌ上
にレジスト３を塗布後バターニングし該レジスト３をマ
スクとしてＲＩＢ等のドライエツチングによりシート部
Ａ、Ｂの窓４を開けを行ないＳｉ基板を一部露出する。
０００人の厚さの５ｉロ）からなる絶縁層２をＣＶＤ（
化学的気相成長）法により成長させた後、該絶縁Ｍｌ上
にレジスト３を塗布後バターニングし該レジスト３をマ
スクとしてＲＩＢ等のドライエツチングによりシート部
Ａ、Ｂの窓４を開けを行ないＳｉ基板を一部露出する。
シート部Ａ、ＢはＳｉ基板の一部でありしかもソース・
ドレイン等のデバイス形成領域内（但しチャネル部を除
く）に形成される。このシート部は２ケ所のみならず多
数形成可能である。
ドレイン等のデバイス形成領域内（但しチャネル部を除
く）に形成される。このシート部は２ケ所のみならず多
数形成可能である。
次に第２図に示すようにレジスト３を残存させた状態で
多結晶シリコンを蒸着により絶縁層と同じ厚さの約４０
００人に堆積する。
多結晶シリコンを蒸着により絶縁層と同じ厚さの約４０
００人に堆積する。
次に第３Ａ図に示すように第２図に示したレジスト３と
その上の多結晶シリコン層５を除去するといわゆるリフ
トオフによりレジストを除去し平坦化を行なった後、全
面に多結晶シリコンを約４０００人の厚さに蒸着する。
その上の多結晶シリコン層５を除去するといわゆるリフ
トオフによりレジストを除去し平坦化を行なった後、全
面に多結晶シリコンを約４０００人の厚さに蒸着する。
第３Ｂ図には第３Ａ図におけるデバイスのソース（Ｓ）
、ドレイン（Ｄ）。
、ドレイン（Ｄ）。
ゲート（Ｇ）の各位置とシート部の位置関係を示す。
本実施例ではシート部Ａ、Ｂがそれぞれ第３Ｂ図のＳ、
Ｄ部に対応している。シート部は次に第４図に示すよう
にＣＷ−アルゴンレーザによりシート部Ａ、Ｂから単結
晶を成長させ第３Ａ図の多結晶シリコン層５を再結晶化
し単結晶化する。
Ｄ部に対応している。シート部は次に第４図に示すよう
にＣＷ−アルゴンレーザによりシート部Ａ、Ｂから単結
晶を成長させ第３Ａ図の多結晶シリコン層５を再結晶化
し単結晶化する。
次に０＋のイオン注入（１，１，）を４００ＫｅＶ。
１．５Ｘ１０”７ｃｍで選択的ニシート部上方Ｃ，Ｄに
注入し、その後、１２５０℃の温度、２時間Ｎ２熱処理
を施こし絶縁層８．９を第５図に示すように連続的に形
成しＳｏｌ （５ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｉｎｇＳｕｂｓｔｒａｔｅ ）単結晶化の構造を得る。
注入し、その後、１２５０℃の温度、２時間Ｎ２熱処理
を施こし絶縁層８．９を第５図に示すように連続的に形
成しＳｏｌ （５ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｉｎｇＳｕｂｓｔｒａｔｅ ）単結晶化の構造を得る。
その後絶縁層ＩＯを形成し素子分離を行ない、通常のＳ
ＯＩ／ＭＯＳＦＥＴの工程（Ｓ、Ｄ、Ｇの形成）を経て
第６Ａ図に示すデバイスが形成される。１０はゲート電
極である。
ＯＩ／ＭＯＳＦＥＴの工程（Ｓ、Ｄ、Ｇの形成）を経て
第６Ａ図に示すデバイスが形成される。１０はゲート電
極である。
ｏ”−１，［、でＳｉＯ□からなる絶縁層８．９を形成
した場合その層厚は約３０００人と他のＳｉＯ□からな
る絶縁層２の領域に比較し若干薄くなるがデバイス特性
上問題はない。第６Ｂ図は第６Ａ図におけるデバイスの
ソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）の各位置
とシート部の位置関係を示す。
した場合その層厚は約３０００人と他のＳｉＯ□からな
る絶縁層２の領域に比較し若干薄くなるがデバイス特性
上問題はない。第６Ｂ図は第６Ａ図におけるデバイスの
ソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）の各位置
とシート部の位置関係を示す。
以上説明したように本発明によればシート部が複数個デ
バイス内に形成できるのでシート部を介して多結晶シリ
コン層が容易に単結晶化し、且つリフトオフ技術を使用
しているのでシート部の凹凸もなく、その後０”−１，
１，でシート部をＳｏｌ化しているので浮遊容量も低減
化できる。再にシート部をデバイス内に形成できるので
集積度の低下も防ぐことができる。
バイス内に形成できるのでシート部を介して多結晶シリ
コン層が容易に単結晶化し、且つリフトオフ技術を使用
しているのでシート部の凹凸もなく、その後０”−１，
１，でシート部をＳｏｌ化しているので浮遊容量も低減
化できる。再にシート部をデバイス内に形成できるので
集積度の低下も防ぐことができる。
第１図から第６Ａ図は本発明の製造工程を説明するため
の断面図であり、そのうち第３Ｂ図は第３Ａ図の模式平
面図であり、第６Ｂ図は第６Ａ図の模式平面図である。 １・・・５ｉ（１００）基板、 ２・・・絶縁層、
３・・・レジスト、 ４・・・窓、５．６・
・・多結晶シリコン層、 ７・・・単結晶シリコン層、 ８．９・・・絶縁層、１
０・・・ゲート電極。 第１図 第２図 第３Ａｌ１２２！ 第３８図 １・・・５ｉ（Ｚｏｏ）基板 ２・・絶縁層 ３・ レノスト
の断面図であり、そのうち第３Ｂ図は第３Ａ図の模式平
面図であり、第６Ｂ図は第６Ａ図の模式平面図である。 １・・・５ｉ（１００）基板、 ２・・・絶縁層、
３・・・レジスト、 ４・・・窓、５．６・
・・多結晶シリコン層、 ７・・・単結晶シリコン層、 ８．９・・・絶縁層、１
０・・・ゲート電極。 第１図 第２図 第３Ａｌ１２２！ 第３８図 １・・・５ｉ（Ｚｏｏ）基板 ２・・絶縁層 ３・ レノスト
Claims (1)
- 【特許請求の範囲】 １、下記工程（イ）−（ヘ）： （イ）単結晶シリコン基板（１）上に絶縁層を形成する
工程、 （ロ）該デバイス形成領域内でしかもチャネル領域以外
の領域にある該絶縁層（２）にレジスト（３）を用いて
単結晶成長用の窓（４）開けを行なう工程、（ハ）該レ
ジスト（３）を残存させた状態で第１の多結晶シリコン
層（５）を全露出面に形成する工程、（ニ）リフトオフ
技術により前記残存レジスト（３）及び該レジスト上の
多結晶シリコン層を除去した後全面に第２の多結晶シリ
コン層（６）を形成する工程、 （ホ）レーザアニール処理により前記第１の多結晶シリ
コン層全体を単結晶化する工程、 （ヘ）前記シート部に選択的にＯ＾＋イオンを注入し、
アニール処理を行なう工程、 を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285438A JPH01128574A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285438A JPH01128574A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128574A true JPH01128574A (ja) | 1989-05-22 |
Family
ID=17691524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285438A Pending JPH01128574A (ja) | 1987-11-13 | 1987-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074928A (en) * | 1997-02-12 | 2000-06-13 | Nec Corporation | Method of fabricating SOI substrate |
-
1987
- 1987-11-13 JP JP62285438A patent/JPH01128574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074928A (en) * | 1997-02-12 | 2000-06-13 | Nec Corporation | Method of fabricating SOI substrate |
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