JPH0395965A - 相補型薄膜トランジスタ - Google Patents
相補型薄膜トランジスタInfo
- Publication number
- JPH0395965A JPH0395965A JP1232043A JP23204389A JPH0395965A JP H0395965 A JPH0395965 A JP H0395965A JP 1232043 A JP1232043 A JP 1232043A JP 23204389 A JP23204389 A JP 23204389A JP H0395965 A JPH0395965 A JP H0395965A
- Authority
- JP
- Japan
- Prior art keywords
- film transistor
- transistor
- thin film
- source
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、相補型トランジスタに関する。
Ｐチャンネル型トランジスタとＮチャンネル型トランジ
スタからなる相補型トランジスタを製造する方法として
は従来よりフォトリソグラフィーと不純物拡散を用い，
Ｐ型半導体領域、Ｎ型半導体領域を形成する方法が用い
られている．この方法を用いると、Ｐ型、Ｎ型領域を形
成するために２回以上のフォトリソグラフィーが必要と
なる。第１図に従ってこの方法を説明する。フォトリソ
グラフィーによりＰ型半導体領域をレジスト等がカバー
し、リン等のＮ型不純物をイオン注入等によって行う。
スタからなる相補型トランジスタを製造する方法として
は従来よりフォトリソグラフィーと不純物拡散を用い，
Ｐ型半導体領域、Ｎ型半導体領域を形成する方法が用い
られている．この方法を用いると、Ｐ型、Ｎ型領域を形
成するために２回以上のフォトリソグラフィーが必要と
なる。第１図に従ってこの方法を説明する。フォトリソ
グラフィーによりＰ型半導体領域をレジスト等がカバー
し、リン等のＮ型不純物をイオン注入等によって行う。
レジスト等のカバーを除去したのち、同様な手法を用い
て、Ｎ型半導体領域をカバーし、Ｐ型半導体領域を形成
する。
て、Ｎ型半導体領域をカバーし、Ｐ型半導体領域を形成
する。
フォトリソグラフィーの回数を減らす方法としては、コ
ンペンセイトを用いた方法がある。
ンペンセイトを用いた方法がある。
これは第２図に示すように一方の不純物を他の一方の不
純物より多く導入することによって，Ｐ型、Ｎ型の半導
体領域を形成する。しかし、この方法は不純物拡散をコ
ントロールすることが難しく、特に薄膜トランジスタの
場合は非常に難しい。
純物より多く導入することによって，Ｐ型、Ｎ型の半導
体領域を形成する。しかし、この方法は不純物拡散をコ
ントロールすることが難しく、特に薄膜トランジスタの
場合は非常に難しい。
本発明は、簡単な構造と製法により、従来のコンペンセ
イト法で得られたトランジスタより、低抵抗かつ抵抗の
バラツキの小さい不純物拡散層をもつトランジスタを提
供することを目的とするものである。
イト法で得られたトランジスタより、低抵抗かつ抵抗の
バラツキの小さい不純物拡散層をもつトランジスタを提
供することを目的とするものである。
本発明の相補型薄膜トランジスタは、Ｐ型半導体薄膜か
らなるソース、ドレイン領域を備えたＰチャンネル型薄
膜トランジスタ、Ｎ型半導体薄膜からなるソース、ドレ
イン領域を備えたＮチャンネル型薄膜トランジスタのう
ち，どちらか一方のトランジスタのソース、ドレイン領
域上にのみゲート絶縁膜を有することを特徴とするもの
である。
らなるソース、ドレイン領域を備えたＰチャンネル型薄
膜トランジスタ、Ｎ型半導体薄膜からなるソース、ドレ
イン領域を備えたＮチャンネル型薄膜トランジスタのう
ち，どちらか一方のトランジスタのソース、ドレイン領
域上にのみゲート絶縁膜を有することを特徴とするもの
である。
相補型薄膜トランジスタを１回のフォトリソグラフィー
で、かつ、制御性よく不純物拡散を行う場合のトランジ
スタの構或およびその製造方法について第３図、第４図
を用いて説明する。
で、かつ、制御性よく不純物拡散を行う場合のトランジ
スタの構或およびその製造方法について第３図、第４図
を用いて説明する。
ＭＡ＃Ｃ基板１上にアモルファスシリコン１０００人を
化学的気相戊長法にて堆積し、フオトリソグラフイー゛
、エッチングを用いて島状に素子半導体層２の分離を行
った。熱酸化によりアモルファスシリコンの表面に１０
００人の酸化膜（ゲート絶縁膜３）を形成した。ゲート
電極材としてリンドープポリコン３０００入を化学気相
成長法で堆積したのちフォトリソグラフィー、エッチン
グを用いてゲート電極４を形成した（第３図ａ）。
化学的気相戊長法にて堆積し、フオトリソグラフイー゛
、エッチングを用いて島状に素子半導体層２の分離を行
った。熱酸化によりアモルファスシリコンの表面に１０
００人の酸化膜（ゲート絶縁膜３）を形成した。ゲート
電極材としてリンドープポリコン３０００入を化学気相
成長法で堆積したのちフォトリソグラフィー、エッチン
グを用いてゲート電極４を形成した（第３図ａ）。
フォトリソグラフィーによってＰ型不純物領域をカバー
し、イオン注入でＮ型不純物領域にリンを注入した（第
３図ｂ）。イオン注入時のレジスト５とゲート電極４を
マスクとしてＮチャンネルトランジスタのソース、ドレ
イン領域上の酸化膜３を除去したのち，全面のレジスト
５を除去し、イオン注入でボロンイオンを４０ＫｅＶで
注入した（第３図Ｃ）。このエネルギーでボロンを注入
すると，Ｎチャンネルトランジスタのソース、ドレイン
領域ではボロンイオンがシリコン層をつき抜けるためボ
ロン注入を行ったにもかかわらず、Ｎ型半導体となる（
第４図）．その後活性化、層間絶縁膜の堆積後、コンタ
クトホールを開孔してアルミニウムによる電極配線を行
う。ここでは、Ｎチャンネルトランジスタのソース、ド
レイン領域上の酸化膜を除去する方法について述べたが
，Ｐチャンネルトランジスタのソース、ドレイン領域上
の酸化膜を除去する方法も同様である。この場合にはリ
ンイオンが、Ｐチャンネルトランジスタのソース、ドレ
イン領域のシリコン層をつき抜けるため、Ｐ型半導体と
なる。
し、イオン注入でＮ型不純物領域にリンを注入した（第
３図ｂ）。イオン注入時のレジスト５とゲート電極４を
マスクとしてＮチャンネルトランジスタのソース、ドレ
イン領域上の酸化膜３を除去したのち，全面のレジスト
５を除去し、イオン注入でボロンイオンを４０ＫｅＶで
注入した（第３図Ｃ）。このエネルギーでボロンを注入
すると，Ｎチャンネルトランジスタのソース、ドレイン
領域ではボロンイオンがシリコン層をつき抜けるためボ
ロン注入を行ったにもかかわらず、Ｎ型半導体となる（
第４図）．その後活性化、層間絶縁膜の堆積後、コンタ
クトホールを開孔してアルミニウムによる電極配線を行
う。ここでは、Ｎチャンネルトランジスタのソース、ド
レイン領域上の酸化膜を除去する方法について述べたが
，Ｐチャンネルトランジスタのソース、ドレイン領域上
の酸化膜を除去する方法も同様である。この場合にはリ
ンイオンが、Ｐチャンネルトランジスタのソース、ドレ
イン領域のシリコン層をつき抜けるため、Ｐ型半導体と
なる。
本発明によりフォトリソグラフィー工程を一回減少させ
ることができ，かつ本発明のトランジスタは従来のコン
ペンセイトプロセスで得られたものよりその不純物拡散
層は低抵抗かつ抵抗のばらつきが小さい。
ることができ，かつ本発明のトランジスタは従来のコン
ペンセイトプロセスで得られたものよりその不純物拡散
層は低抵抗かつ抵抗のばらつきが小さい。
第１図（ａ）〜（ｃ）は、２回のホトリソグラフィー工
程を必要とするタイプの従来のトランジスタ製造工程を
示し、第２図は、従来型コンペンセイト法によるトラン
ジスタの不純物拡散の状態を示すモデルである。 第３図（ａ）〜（ｃ）は，本発明のトランジスタの製造
工程例を示す。第４図は第３図に示す方法により得られ
た本発明トランジスタの不純物拡散の状態を示すモデル
である。 １・・・絶縁性基板 ２・・・半導体層３・・・ゲー
ト絶縁膜 ４・・・ゲート電極５・・・レジスト
６・・・レジスト第 図 １ ； ｝ 第２ 図 Ｉへ一 Ｐｃｈ Ｎｃｈ 第 ３ 図 第４図 Ｐｃｈ Ｎｃｈ
程を必要とするタイプの従来のトランジスタ製造工程を
示し、第２図は、従来型コンペンセイト法によるトラン
ジスタの不純物拡散の状態を示すモデルである。 第３図（ａ）〜（ｃ）は，本発明のトランジスタの製造
工程例を示す。第４図は第３図に示す方法により得られ
た本発明トランジスタの不純物拡散の状態を示すモデル
である。 １・・・絶縁性基板 ２・・・半導体層３・・・ゲー
ト絶縁膜 ４・・・ゲート電極５・・・レジスト
６・・・レジスト第 図 １ ； ｝ 第２ 図 Ｉへ一 Ｐｃｈ Ｎｃｈ 第 ３ 図 第４図 Ｐｃｈ Ｎｃｈ
Claims (1)
- １、Ｐ型半導体薄膜からなるソース、ドレイン領域を備
えたＰチャンネル型薄膜トランジスタ、Ｎ型半導体薄膜
からなるソース、ドレイン領域を備えたＮチャンネル型
薄膜トランジスタのうち、どちらか一方のトランジスタ
のソース、ドレイン領域上のみゲート絶縁膜を有するこ
とを特徴とする相補型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232043A JPH0395965A (ja) | 1989-09-07 | 1989-09-07 | 相補型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232043A JPH0395965A (ja) | 1989-09-07 | 1989-09-07 | 相補型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395965A true JPH0395965A (ja) | 1991-04-22 |
Family
ID=16933070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232043A Pending JPH0395965A (ja) | 1989-09-07 | 1989-09-07 | 相補型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904509A (en) * | 1994-01-08 | 1999-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using anodic oxidation |
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
-
1989
- 1989-09-07 JP JP1232043A patent/JPH0395965A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| US5904509A (en) * | 1994-01-08 | 1999-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using anodic oxidation |
| US6391694B1 (en) | 1994-01-08 | 2002-05-21 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor integrated circuit |
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