JPH01129458A - 分離されたコレクタを有する縦型ｐｎｐトランジスタ用の飽和制限システム及びモノリチックに集積されたその構造 - Google Patents
分離されたコレクタを有する縦型ｐｎｐトランジスタ用の飽和制限システム及びモノリチックに集積されたその構造Info
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- JPH01129458A JPH01129458A JP63265211A JP26521188A JPH01129458A JP H01129458 A JPH01129458 A JP H01129458A JP 63265211 A JP63265211 A JP 63265211A JP 26521188 A JP26521188 A JP 26521188A JP H01129458 A JPH01129458 A JP H01129458A
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積回路、特に分離されたコレクタを存する
縦型ＰＮＰ トランジスタを利用するパワー出力段に関
する。
縦型ＰＮＰ トランジスタを利用するパワー出力段に関
する。
（従来技術の説明）
外部誘導性及び／又は容量性負荷を出力パワー段により
駆動する集積回路では、出力トランジスタのコレクタが
ベースを通して駆動される全電流（つまりＩｃ＝βｉｂ
）を外部負荷に運ぶことのできない飽和状態が生ずるこ
とがある。この種の状態は例えば、出力トランジスタの
コレクタが負荷から切断された場合又は該負荷が必要な
電流を取ることのできないインダクタンスである場合に
生ずることがある。
駆動する集積回路では、出力トランジスタのコレクタが
ベースを通して駆動される全電流（つまりＩｃ＝βｉｂ
）を外部負荷に運ぶことのできない飽和状態が生ずるこ
とがある。この種の状態は例えば、出力トランジスタの
コレクタが負荷から切断された場合又は該負荷が必要な
電流を取ることのできないインダクタンスである場合に
生ずることがある。
更に出力段が大地から（基板から）分離されたコレクタ
を有する縦型ＰＮＰ トランジスタを使用して製造され
ている場合は、負荷により取られないトランジスタのコ
レクタ電流が、その構造が分離されたコレクタを存する
縦型ＰＮＰトランジスタの構造に固有のバラシチフクな
ＰＮＰ トランジスタを通して、大地へ流れる（つまり
集積回路の基板中へ注入される）。この現象は、 −デバイスの動作温度の結果的な上昇とともに起こる電
力散逸、 一グラウンドポテンシャルの上昇の付随的な可能性を伴
う基板を通る電流の流れ（デバイスのグラウンドを汚す
）、及び、 一集積回路のスイッチングオンの間の過度の電流の排流
、 に起因する顕著な問題の原因である。
を有する縦型ＰＮＰ トランジスタを使用して製造され
ている場合は、負荷により取られないトランジスタのコ
レクタ電流が、その構造が分離されたコレクタを存する
縦型ＰＮＰトランジスタの構造に固有のバラシチフクな
ＰＮＰ トランジスタを通して、大地へ流れる（つまり
集積回路の基板中へ注入される）。この現象は、 −デバイスの動作温度の結果的な上昇とともに起こる電
力散逸、 一グラウンドポテンシャルの上昇の付随的な可能性を伴
う基板を通る電流の流れ（デバイスのグラウンドを汚す
）、及び、 一集積回路のスイッチングオンの間の過度の電流の排流
、 に起因する顕著な問題の原因である。
−船釣に知られている技術によると、その過度に深い飽
和条件を防止するために、出力ＰＮＰ ｌ−ランジスタ
が飽和に入るときに介入する多少なりとも洗練された回
路が使用されている。これらの従来技術の回路の設計は
、集積回路中にこれらの回路を収容するために比較的大
きなエリアを必要とする上に、反飽和回路の介入しきい
値の十分な正確性を確保するために設計の間に考慮され
なければならない顕著で重要な側面がある。
和条件を防止するために、出力ＰＮＰ ｌ−ランジスタ
が飽和に入るときに介入する多少なりとも洗練された回
路が使用されている。これらの従来技術の回路の設計は
、集積回路中にこれらの回路を収容するために比較的大
きなエリアを必要とする上に、反飽和回路の介入しきい
値の十分な正確性を確保するために設計の間に考慮され
なければならない顕著で重要な側面がある。
（発明の目的）
本発明の主目的は、従来技術の回路の欠点を存しない、
分離されたコレクタを有する縦型ＰＮＰトランジスタの
深い飽和を防止するためのモノリチソクに集積できる反
飽和システムを提供することである。
分離されたコレクタを有する縦型ＰＮＰトランジスタの
深い飽和を防止するためのモノリチソクに集積できる反
飽和システムを提供することである。
本発明の他の目的は、従来技術のものよりもより効果的
で利点の多い反飽和システムの実現を許容するために好
適な修正された構造を有する、分離されたコレクタを有
する縦型ＰＮＰ トランジスタを提供することである。
で利点の多い反飽和システムの実現を許容するために好
適な修正された構造を有する、分離されたコレクタを有
する縦型ＰＮＰ トランジスタを提供することである。
（発明の構成）
これら及び他の目的、及び利点は、特許請求の範囲で定
義された、上記目的のために修正された構造を有する分
離されたコレクタ付き縦型ＰＮＰトランジスタの深い飽
和を防止するためのモノリチックに集積された回路、 つまり第１に、単結晶シリコン基板上に成長したＮ型エ
ピタキシャル層中に形成され、かつ少なくとも、コレク
タ埋設層及びシンカー拡散部にょり境界が形成されたト
ランジスタのベース領域を完全に取り囲む前記Ｐ゛型レ
シンカー拡散部通して表面に接触できる埋設された前記
Ｐ゛型コレクタ層、及び両者とも前記ベース領域中に含
有されるＰ型エミッタ拡散部及びＮ型ベースコンタクト
拡散部、及び前記トランジスタにより占有される全エリ
アを取り囲む前記エピタキシャル層の全厚を通して広が
る分離Ｐ゛型拡散部を含んで成る分離されたコレクタを
有するモノリチ・／りに集積された縦型ＰＮＰ トラン
ジスタにおいて、前記集積されたトランジスタの補助コ
レクタ９Ｍ域を形成するＰ又はＰ゛型拡散部が、前記コ
レクタシンカー拡散部と前記分離拡散部間のゾーン中の
前記エピタキシャル層中に形成され、前記集積されたト
ランジスタに過度の飽和が生じた際に前記補助コレクタ
が飽和になったＰＮＰトランジスタにより基板に注入さ
れる全漏洩電流の予備設定値の部分を集めるときに、前
記補助コレクタが、該トランジスタに固有のコレクタと
独立に、該集積されたトランジスタの駆動ベース電流を
減少させることのできる反飽和回路の入力ターミナルに
接続可能であることを特徴とするＰＮＰトランジスタ、
そして 第２に、第２のＮＰＮ型トランジスタ、第３のＰＮＰ型
トランジスタ、及び前記ＮＰＮ ｌ−ランジスタのベー
スと回路の第１の共通ポテンシャルノード間に接続され
た抵抗と、 埋設されたＰ゛型層ともにトランジスタの主コレクタを
構成するＰ゛型レシンカー拡散部周縁の外側に形成され
たＰ型拡散部により形成された補助コレクタが設置され
た分離されたコレクタを存する第１の縦型ＰＮＰ トラ
ンジスタとを含んで成り、 前記第３のＰＮＰ トランジスタが、それぞれ前記分離
されたコレクタを有する第１のＰＮＰ トランジスタの
エミッタとベースに接続されたエミッタ及びコレクタを
有し、かつそれぞれが回路の前記第１の共通ポテンシャ
ルノード及び分離されたコレクタを有する前記第１のＰ
ＮＰ トランジスタの前記補助コレクタに接続されたエ
ミッタ及びベースを有する前記第２のＮＰＮ型トランジ
スタのコレクタに接続されたベースを有する、ゲイン段
として動作する分離されたコレクタを有する縦型ＰＮＰ
トランジスタの深い飽和を防止するためのモノリチッ
クに集積された回路、により達成される。
義された、上記目的のために修正された構造を有する分
離されたコレクタ付き縦型ＰＮＰトランジスタの深い飽
和を防止するためのモノリチックに集積された回路、 つまり第１に、単結晶シリコン基板上に成長したＮ型エ
ピタキシャル層中に形成され、かつ少なくとも、コレク
タ埋設層及びシンカー拡散部にょり境界が形成されたト
ランジスタのベース領域を完全に取り囲む前記Ｐ゛型レ
シンカー拡散部通して表面に接触できる埋設された前記
Ｐ゛型コレクタ層、及び両者とも前記ベース領域中に含
有されるＰ型エミッタ拡散部及びＮ型ベースコンタクト
拡散部、及び前記トランジスタにより占有される全エリ
アを取り囲む前記エピタキシャル層の全厚を通して広が
る分離Ｐ゛型拡散部を含んで成る分離されたコレクタを
有するモノリチ・／りに集積された縦型ＰＮＰ トラン
ジスタにおいて、前記集積されたトランジスタの補助コ
レクタ９Ｍ域を形成するＰ又はＰ゛型拡散部が、前記コ
レクタシンカー拡散部と前記分離拡散部間のゾーン中の
前記エピタキシャル層中に形成され、前記集積されたト
ランジスタに過度の飽和が生じた際に前記補助コレクタ
が飽和になったＰＮＰトランジスタにより基板に注入さ
れる全漏洩電流の予備設定値の部分を集めるときに、前
記補助コレクタが、該トランジスタに固有のコレクタと
独立に、該集積されたトランジスタの駆動ベース電流を
減少させることのできる反飽和回路の入力ターミナルに
接続可能であることを特徴とするＰＮＰトランジスタ、
そして 第２に、第２のＮＰＮ型トランジスタ、第３のＰＮＰ型
トランジスタ、及び前記ＮＰＮ ｌ−ランジスタのベー
スと回路の第１の共通ポテンシャルノード間に接続され
た抵抗と、 埋設されたＰ゛型層ともにトランジスタの主コレクタを
構成するＰ゛型レシンカー拡散部周縁の外側に形成され
たＰ型拡散部により形成された補助コレクタが設置され
た分離されたコレクタを存する第１の縦型ＰＮＰ トラ
ンジスタとを含んで成り、 前記第３のＰＮＰ トランジスタが、それぞれ前記分離
されたコレクタを有する第１のＰＮＰ トランジスタの
エミッタとベースに接続されたエミッタ及びコレクタを
有し、かつそれぞれが回路の前記第１の共通ポテンシャ
ルノード及び分離されたコレクタを有する前記第１のＰ
ＮＰ トランジスタの前記補助コレクタに接続されたエ
ミッタ及びベースを有する前記第２のＮＰＮ型トランジ
スタのコレクタに接続されたベースを有する、ゲイン段
として動作する分離されたコレクタを有する縦型ＰＮＰ
トランジスタの深い飽和を防止するためのモノリチッ
クに集積された回路、により達成される。
（図面の簡単な説明）
本発明のシステムの形成及び動作、及びそれにより達成
される目的と利点は、以下の本発明の特に好ましい態様
とそれに対応する図面の説明により、より良好に理解さ
れるであろう。
される目的と利点は、以下の本発明の特に好ましい態様
とそれに対応する図面の説明により、より良好に理解さ
れるであろう。
第１図は、従来技術による、分離されたコレクタを有す
るモノリチソクに集積された縦型ＰＮＰトランジスタの
概略的なコンフィギユレーションであり、 第２図は、本発明の一態探である、分離されたコレクタ
を有する縦型ＰＮＰトランジスタの概略的な修正された
構造であり、 第３図は、ゲイン段で使用され、かつ本発明の−Ｍ様の
反飽和回路の素子が示された第２図の分離されたコレク
タを有する修正された縦型ＰＮＰトランジスタの回路ダ
イアグラムである。
るモノリチソクに集積された縦型ＰＮＰトランジスタの
概略的なコンフィギユレーションであり、 第２図は、本発明の一態探である、分離されたコレクタ
を有する縦型ＰＮＰトランジスタの概略的な修正された
構造であり、 第３図は、ゲイン段で使用され、かつ本発明の−Ｍ様の
反飽和回路の素子が示された第２図の分離されたコレク
タを有する修正された縦型ＰＮＰトランジスタの回路ダ
イアグラムである。
（好ましい態様の説明）
分離されたコレクタを有する縦型ＰＮＰ ｌ−ランジス
タの典型的な構造が第１図に示されている。
タの典型的な構造が第１図に示されている。
第１図中には、その上に集積回路が形成された基板１、
Ｎ型エピタキシャルＮ２、底部分雌部３ｂ、対応する頭
部分離拡散部３を及び前記エピタキシャル層２を成長さ
せる前に通常の方法により前記基板１の対応するエリア
中にリンをインブラントすることにより形成されるＮ＋
型埋設層４（「底部Ｎ−ウェル」としても知られる）が
示されている。前記エピタキシ苓ル層のこの領域内に、
前記エピタキシャル層の成長の前に、硼素のインブラン
トにより、該トランジスタのコレクタを構成するＰ＋型
底部層５を形成することにより分離されたコレクタを有
するＰＮＰ トランジスタが形成され、そのコンタクト
は、該トランジスタのベース領域を構成するＮ型エピタ
キシャル層の領域７を完全に囲んでいる深いＰ＋シンカ
ー拡散部６にょり表面に達している。次いでエミッタ領
域８中に硼素を拡散させることによりベース−エミッタ
接合が形成される。ベースコンタクトはまずＮ゛ベース
コンタク・領域９を形成することにより形成される。そ
れぞれのエミッタ、ベース及びコレクタコンタクトは、
真正トランジスタ（Ｐ Ｎ Ｐ 、、−ｔ）を示す符号
により第１図中に示されている。
Ｎ型エピタキシャルＮ２、底部分雌部３ｂ、対応する頭
部分離拡散部３を及び前記エピタキシャル層２を成長さ
せる前に通常の方法により前記基板１の対応するエリア
中にリンをインブラントすることにより形成されるＮ＋
型埋設層４（「底部Ｎ−ウェル」としても知られる）が
示されている。前記エピタキシ苓ル層のこの領域内に、
前記エピタキシャル層の成長の前に、硼素のインブラン
トにより、該トランジスタのコレクタを構成するＰ＋型
底部層５を形成することにより分離されたコレクタを有
するＰＮＰ トランジスタが形成され、そのコンタクト
は、該トランジスタのベース領域を構成するＮ型エピタ
キシャル層の領域７を完全に囲んでいる深いＰ＋シンカ
ー拡散部６にょり表面に達している。次いでエミッタ領
域８中に硼素を拡散させることによりベース−エミッタ
接合が形成される。ベースコンタクトはまずＮ゛ベース
コンタク・領域９を形成することにより形成される。そ
れぞれのエミッタ、ベース及びコレクタコンタクトは、
真正トランジスタ（Ｐ Ｎ Ｐ 、、−ｔ）を示す符号
により第１図中に示されている。
このような集積構造に不可欠であるのはパラシチックな
トランジスタ（ＰＮＰｐ、、、）の存在であり、これも
第１図中に符号で示されている。
トランジスタ（ＰＮＰｐ、、、）の存在であり、これも
第１図中に符号で示されている。
周知の負の効果を伴って集積回路の前記基板１方向への
望ましくない電流の漏れが起きるのは前述の通り、真正
トランジスタの集積構造において固有かつ不可避であり
、かつ動作条件が深い飽和条件へ前記真正トランジスタ
を駆動するような場合にそれが生ずる前記バラシチック
なトランジスタのスイッチングオンを通してである。
望ましくない電流の漏れが起きるのは前述の通り、真正
トランジスタの集積構造において固有かつ不可避であり
、かつ動作条件が深い飽和条件へ前記真正トランジスタ
を駆動するような場合にそれが生ずる前記バラシチック
なトランジスタのスイッチングオンを通してである。
本発明の図示のＢ様によると、パワーゲイン段で使用す
るようにされ従って潔い飽和の状態で過酷で偶発的な動
作条件に置かれ易い分離されたコレクタを有するＰＮＰ
Ｉ−ランジスタの集積構造は第２図のように修正され
、第２図では既に第１図で使用されたものと同じ数字は
等価な部分を示すために使用されている。
るようにされ従って潔い飽和の状態で過酷で偶発的な動
作条件に置かれ易い分離されたコレクタを有するＰＮＰ
Ｉ−ランジスタの集積構造は第２図のように修正され
、第２図では既に第１図で使用されたものと同じ数字は
等価な部分を示すために使用されている。
第１図と第２図を比較することから容易に理解できるよ
うに、分離部３ｂ及び３ｔに接触するトランジスタの全
領域中に含まれ、Ｐ゛拡散部６及び５により形成される
本来のコレクタＣ領域の外側にあるエピタキシャルＮ２
の領域中に硼素を拡散させることにより形成される補助
コレクタＣ。
うに、分離部３ｂ及び３ｔに接触するトランジスタの全
領域中に含まれ、Ｐ゛拡散部６及び５により形成される
本来のコレクタＣ領域の外側にあるエピタキシャルＮ２
の領域中に硼素を拡散させることにより形成される補助
コレクタＣ。
領域を付加したこと以外は、分離されたコレクタを存す
る縦型ＰＮＰ Ｉ−ランジスタである本発明の本態様の
集積構造は実質的に従来技術の構造と同一である。この
補助コレクタ領域は第２図中に１０で示され、前記エミ
ッタ領域８を形成するために既に使用されたＰ型硼素拡
散プロフィール又は前記頭部分離拡散部３ｔ（及び本来
のコレクタＣのシンカー拡散部６）を形成するために使
用されたＰ゛型硼素拡散プロフィールのいずれかを利用
してこの領域工０を形成する。後者の場合、この補助コ
レクタＣ′拡散領域１０の拡散プロフィールは点線によ
り示されている。
る縦型ＰＮＰ Ｉ−ランジスタである本発明の本態様の
集積構造は実質的に従来技術の構造と同一である。この
補助コレクタ領域は第２図中に１０で示され、前記エミ
ッタ領域８を形成するために既に使用されたＰ型硼素拡
散プロフィール又は前記頭部分離拡散部３ｔ（及び本来
のコレクタＣのシンカー拡散部６）を形成するために使
用されたＰ゛型硼素拡散プロフィールのいずれかを利用
してこの領域工０を形成する。後者の場合、この補助コ
レクタＣ′拡散領域１０の拡散プロフィールは点線によ
り示されている。
分離されたコレクタを有する縦型ＰＮＰ ｌ−ランジス
タの集積構造中にこの補助コレクタＣ“を形成すること
は、前記トランジスタが偶発的に飽和状態に４かれたと
きに前記基板方向に向かって注入される電流の存在の「
センサー」を得ることを許容する。
タの集積構造中にこの補助コレクタＣ“を形成すること
は、前記トランジスタが偶発的に飽和状態に４かれたと
きに前記基板方向に向かって注入される電流の存在の「
センサー」を得ることを許容する。
分離されたコレクタを有する縦型ＰＮＰ Ｉ−ランジス
タＴｌ （ＰＮＰ）の深い飽和を防止するための補助
コレクタＣ°の回路中の接続を、第３図に示された回路
ダイアダラムを参照しながら説明する。
タＴｌ （ＰＮＰ）の深い飽和を防止するための補助
コレクタＣ°の回路中の接続を、第３図に示された回路
ダイアダラムを参照しながら説明する。
実質的に該補助コレクタＣ“は、反飽和回路の入力ター
ミナルに接続され、該回路は、前記ＰＮＰトランジスタ
が飽和になったときに前記補助コレクタＣ゛が前記基板
方向に流れる全漏洩電流の（予備設定された星の）一部
分を飽和状態が生じた際に集めて、前記トランジスタＴ
１の駆動ベース電流を減少させることを可能にしている
。
ミナルに接続され、該回路は、前記ＰＮＰトランジスタ
が飽和になったときに前記補助コレクタＣ゛が前記基板
方向に流れる全漏洩電流の（予備設定された星の）一部
分を飽和状態が生じた際に集めて、前記トランジスタＴ
１の駆動ベース電流を減少させることを可能にしている
。
このような反飽和回路の特別に好ましい態様が第３図に
示され、ここで該反飽和回路は第２のトランジスタＴ２
（ＮＰＮ）、抵抗Ｒ及び第３のトランジスタＴ ３ （
Ｐ Ｎ Ｐ）により形成されている。
示され、ここで該反飽和回路は第２のトランジスタＴ２
（ＮＰＮ）、抵抗Ｒ及び第３のトランジスタＴ ３ （
Ｐ Ｎ Ｐ）により形成されている。
前記ＮＰＮトランジスタＴ２のベースは前記反飽和回路
の人力ノードであり、該ノードには本態様の分離された
コレクタを有する集積されたＰＮＰトランジスタの補助
コレクタＣ゛も接続されている。この入力ノードつまり
トランジスタＴ２のベースと回路の大地間に接続された
抵抗Ｒは、前記トランジスタＴ２のスイッチングオンし
きい値を設定することを許容する。前記集積回路の設計
の際に意図される最大コレクタ電流における該トランジ
スタＴ１の飽和ゾーンでの通常の動作の間のトランジス
タＴ２のスイッチングオンを回避するようにこの抵抗の
トリミングを行うことが必要である。この限界の場合に
は、基板中に注入される少量の電流が存在する。
の人力ノードであり、該ノードには本態様の分離された
コレクタを有する集積されたＰＮＰトランジスタの補助
コレクタＣ゛も接続されている。この入力ノードつまり
トランジスタＴ２のベースと回路の大地間に接続された
抵抗Ｒは、前記トランジスタＴ２のスイッチングオンし
きい値を設定することを許容する。前記集積回路の設計
の際に意図される最大コレクタ電流における該トランジ
スタＴ１の飽和ゾーンでの通常の動作の間のトランジス
タＴ２のスイッチングオンを回避するようにこの抵抗の
トリミングを行うことが必要である。この限界の場合に
は、基板中に注入される少量の電流が存在する。
前記トランジスタＴ１の飽和条件が偶発的に増加すると
、該トランジスタの補助コレクタＣｌにより遮断される
電流は、前記ＰＮＰ トランジスタＴ３のスイッチング
オンを自動的に生じさせる前記トランジスタＴ２のスイ
ッチングオンを決定するような値に達する（そのように
予備設定されたＲの値を有する）。そのエミッタが前記
トランジスタＴ１のエミッタと共通してサプライＶｓに
接続されかつそのコレクタが前記トランジスタＴ１のベ
ースに接続されている前記トランジスタＴ３のスイッチ
ングオンは、その入力ターミナル（ＩＮ）が前記トラン
ジスタＴＩのベースにより表されかつその出力ターミナ
ル（ＯＵＴ）が前記トランジスタＴ１のコレクタＣによ
り表されるゲイン段中で動作する前記トランジスタＴ１
のバイアス回路に属する電流発振器Ｉにより課される電
流の一部分を与えることにより前記トランジスタＴ１を
駆動するベース電流を減少させる。
、該トランジスタの補助コレクタＣｌにより遮断される
電流は、前記ＰＮＰ トランジスタＴ３のスイッチング
オンを自動的に生じさせる前記トランジスタＴ２のスイ
ッチングオンを決定するような値に達する（そのように
予備設定されたＲの値を有する）。そのエミッタが前記
トランジスタＴ１のエミッタと共通してサプライＶｓに
接続されかつそのコレクタが前記トランジスタＴ１のベ
ースに接続されている前記トランジスタＴ３のスイッチ
ングオンは、その入力ターミナル（ＩＮ）が前記トラン
ジスタＴＩのベースにより表されかつその出力ターミナ
ル（ＯＵＴ）が前記トランジスタＴ１のコレクタＣによ
り表されるゲイン段中で動作する前記トランジスタＴ１
のバイアス回路に属する電流発振器Ｉにより課される電
流の一部分を与えることにより前記トランジスタＴ１を
駆動するベース電流を減少させる。
従って本発明の目的が達成される。特に本発明による出
力ゲイン段で動作する分離されたコレクタを有する縦型
ＰＮＰトランジスタの深い飽和を防止するシステムは、
既知の回路配置に対して、小さなエリアしか必要とせず
かつ従来技術の反飽和回路のトリミングの困難性を効果
的に回避するという利点を提供する。
力ゲイン段で動作する分離されたコレクタを有する縦型
ＰＮＰトランジスタの深い飽和を防止するシステムは、
既知の回路配置に対して、小さなエリアしか必要とせず
かつ従来技術の反飽和回路のトリミングの困難性を効果
的に回避するという利点を提供する。
第１図は、従来技術による、分離されたコレクタを有す
るモノリチックに集積された縦型ＰＮＰトランジスタの
概略的なコンフィギユレーション、第２図は、本発明の
一態様である、分離されたコレクタを有する縦型ＰＮＰ
！−ランジスタの概略的なコンフィギユレーション構
造、そして第３図は、ゲイン段で使用され、かつ本発明
の一態様の反飽和回路の素子が示された第２図の分離さ
れたコレクタを有する修正された縦型ＰＮＰ トランジ
スタの回路ダイアグラムである。 特許出願人 工ソセヂエソチートムソンマイクロエレク
トロニクス
るモノリチックに集積された縦型ＰＮＰトランジスタの
概略的なコンフィギユレーション、第２図は、本発明の
一態様である、分離されたコレクタを有する縦型ＰＮＰ
！−ランジスタの概略的なコンフィギユレーション構
造、そして第３図は、ゲイン段で使用され、かつ本発明
の一態様の反飽和回路の素子が示された第２図の分離さ
れたコレクタを有する修正された縦型ＰＮＰ トランジ
スタの回路ダイアグラムである。 特許出願人 工ソセヂエソチートムソンマイクロエレク
トロニクス
Claims (4)
- （１）単結晶シリコン基板上に成長したＮ型エピタキシ
ャル層中に形成され、かつ少なくとも、コレクタ埋設層
及びシンカー拡散部により境界が形成されたトランジス
タのベース領域を完全に取り囲む前記Ｐ＾＋型シンカー
拡散部を通して表面に接触できる埋設された前記Ｐ＾＋
型コレクタ層、及び両者とも前記ベース領域中に含有さ
れるＰ型エミッタ拡散部及びＮ型ベースコンタクト拡散
部、及び前記トランジスタにより占有される全エリアを
取り囲む前記エピタキシャル層の全厚を通して広がる分
離Ｐ＾＋型拡散部を含んで成る分離されたコレクタを有
するモノリチックに集積された縦型ＰＮＰトランジスタ
において、 前記集積されたトランジスタの補助コレクタ領域を形成
するＰ又はＰ＾＋型拡散部が、前記コレクタシンカー拡
散部と前記分離拡散部間のゾーン中の前記エピタキシャ
ル層中に形成され、 前記集積されたトランジスタに過度の飽和が生じた際に
前記補助コレクタが飽和になったＰＮＰトランジスタに
より基板に注入される全漏洩電流の予備設定値の部分を
集めるときに、前記補助コレクタが、該トランジスタに
固有のコレクタと独立に、該集積されたトランジスタの
駆動ベース電流を減少させることのできる反飽和回路の
入力ターミナルに接続可能であることを特徴とするＰＮ
Ｐトランジスタ。 - （２）補助コレクタを形成する拡散部が、エミッタ拡散
部と同じ拡散プロフィールを有している請求項１に記載
のＰＮＰトランジスタ。 - （３）補助コレクタを形成する拡散部が、分離拡散部と
同じ拡散プロフィールを有している請求項１に記載のＰ
ＮＰトランジスタ。 - （４）第２のＮＰＮ型トランジスタ、第３のＰＮＰ型ト
ランジスタ、及び前記ＮＰＮトランジスタのベースと回
路の第１の共通ポテンシャルノード間に接続された抵抗
と、 埋設されたＰ＾＋型層とともにトランジスタの主コレク
タを構成するＰ＾＋型シンカー拡散部の周縁の外側に形
成されたＰ型拡散部により形成された補助コレクタが設
置された分離されたコレクタを有する第１の縦型ＰＮＰ
トランジスタとを含んで成り、 前記第３のＰＮＰトランジスタが、それぞれ前記分離さ
れたコレクタを有する第１のＰＮＰトランジスタのエミ
ッタとベースに接続されたエミッタ及びコレクタを有し
、かつそれぞれが回路の前記第１の共通ポテンシャルノ
ード及び分離されたコレクタを有する前記第１のＰＮＰ
トランジスタの前記補助コレクタに接続されたエミッタ
及びベースを有する前記第２のＮＰＮ型トランジスタの
コレクタに接続されたベースを有する、 ゲイン段として動作する分離されたコレクタを有する縦
型ＰＮＰトランジスタの深い飽和を防止するためのモノ
リチックに集積された回路。
Applications Claiming Priority (2)
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| IT83666A/87 | 1987-10-21 | ||
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- 1988-10-19 US US07/260,236 patent/US4887141A/en not_active Expired - Lifetime
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