JPH01130570A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH01130570A JPH01130570A JP62288375A JP28837587A JPH01130570A JP H01130570 A JPH01130570 A JP H01130570A JP 62288375 A JP62288375 A JP 62288375A JP 28837587 A JP28837587 A JP 28837587A JP H01130570 A JPH01130570 A JP H01130570A
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- memory device
- substrate
- floating gate
- memory cells
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
（従来の技術）
Ｂ″ＦＲＯＭの分野で、浮遊ゲート をもつＭＯ８ＦＥ
Ｔ構造のメモリセルを用いた紫外線消去型不揮発性メモ
リ装置が広く知られている。このＥ” Ｆ ＲＯＭ の
メモリアレイは、互いに交差する行線と列線の各交点に
メモリセルを配置して構成される。実際のパターン上で
は、二つのメモリセルのドレインを共通にして、ここに
列線がコンタクトするようにしてセル占有面積をできる
だけ小さくしている。しかしこれでも、二つのメモリセ
ルの共通ドレイン毎に列線とのコンタクト部を必要とし
、このコンタクト部がセル占有面積の大きい部分を占め
ている。
Ｔ構造のメモリセルを用いた紫外線消去型不揮発性メモ
リ装置が広く知られている。このＥ” Ｆ ＲＯＭ の
メモリアレイは、互いに交差する行線と列線の各交点に
メモリセルを配置して構成される。実際のパターン上で
は、二つのメモリセルのドレインを共通にして、ここに
列線がコンタクトするようにしてセル占有面積をできる
だけ小さくしている。しかしこれでも、二つのメモリセ
ルの共通ドレイン毎に列線とのコンタクト部を必要とし
、このコンタクト部がセル占有面積の大きい部分を占め
ている。
これに対して最近、メモリセルを直列接続してＮＡＮＤ
型セル・ブロックを構成し、コンタクト部を大幅に減ら
すことを可能とし九Ｂ” Ｆ ＲＯＭが提案されている
。
型セル・ブロックを構成し、コンタクト部を大幅に減ら
すことを可能とし九Ｂ” Ｆ ＲＯＭが提案されている
。
この様なＮＡＮＤ型セルを用い九ＥＦＲＯＭは、ＮＡＮ
Ｄを構成する複数のメモリセルについて列線とのコンタ
クト部を一つ設ければよいので、従来の一般的なＥＰ几
・ＯＭに比べてセル占有面積が小さくなるが、信頼性の
点で問題がある。即ち、浮遊ゲートへの電荷注入を１消
去”、浮遊ゲートからの電荷放出を“書込み″と定着す
れば、書込み時にランダムに書込むとＮＡＮＤセルΦブ
ロック内の他のメモリセルに誤書込みが生じる。
Ｄを構成する複数のメモリセルについて列線とのコンタ
クト部を一つ設ければよいので、従来の一般的なＥＰ几
・ＯＭに比べてセル占有面積が小さくなるが、信頼性の
点で問題がある。即ち、浮遊ゲートへの電荷注入を１消
去”、浮遊ゲートからの電荷放出を“書込み″と定着す
れば、書込み時にランダムに書込むとＮＡＮＤセルΦブ
ロック内の他のメモリセルに誤書込みが生じる。
（発明が解決しようとする問題点）
以上のように、従来提案されているＮＡＮＤ型セルφブ
ロックを用いたＥ”ＦＲＯＭは、ランダムな書込みに対
して誤書込みが生ずる、という問題があった。
ロックを用いたＥ”ＦＲＯＭは、ランダムな書込みに対
して誤書込みが生ずる、という問題があった。
本発明は、この様な問題を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。
リ装置を提供することを目的とする。
（問題点を解決するための手段）
本発明は、上述したＮＡＮＤ型セル・ブロックを構成し
て、これを配゛列する不揮発性半導体メモリ装置におい
て、書込みを、ＮＡＮＤセル・ブロックのビット線との
コンタクトに対して遠い側から行なうようにしたことを
特徴とする。
て、これを配゛列する不揮発性半導体メモリ装置におい
て、書込みを、ＮＡＮＤセル・ブロックのビット線との
コンタクトに対して遠い側から行なうようにしたことを
特徴とする。
（作用）
本発明のメモリでは、ビット線コンタクトから遠い側か
ら書込みが為されるのでデータの誤審１込みが防止でき
、信頼性向上が図られる。
ら書込みが為されるのでデータの誤審１込みが防止でき
、信頼性向上が図られる。
（実施例）
以下、本発明の実施例を参照して説明する。
第１図は一実施例のＮＡＮＤ型セル・ブロックを示す平
面図である。第２図（ａ） （ｂ）は第１図のそれぞれ
Ａ−Ａ’、Ｂ−Ｂ’断面図であり、第３図は等価回路で
ある。シリコン基板ｌの素子分離絶縁膜２で囲まれた一
つの領域に、この実施例では４個のメモリセルＭ１〜Ｍ
、と１個の選択トランジスタＱが形成されている。各メ
モリセルは、基板１上に熱酸化膜からなる第１ゲート絶
縁膜３を介して第１層多結晶シリコン膜により浮遊ゲー
）４（４ｓ〜４４）が形成され、この上に熱酸化膜から
なる第２ゲート絶縁膜５を介して第２層多結晶シリコン
膜番こより制御ゲート６（６１〜６４）が形成されて、
構成されている。各メモリセルの制御ゲート６はそれぞ
れワード線ＷＬ１〜ＷＬ、につながる。各メモリセルの
ソース、ドレインとなるｎ＋型層９は隣接するもの同志
で共用する形で、４個のメモリセルＭ１〜Ｍ４が直列接
続されている。
面図である。第２図（ａ） （ｂ）は第１図のそれぞれ
Ａ−Ａ’、Ｂ−Ｂ’断面図であり、第３図は等価回路で
ある。シリコン基板ｌの素子分離絶縁膜２で囲まれた一
つの領域に、この実施例では４個のメモリセルＭ１〜Ｍ
、と１個の選択トランジスタＱが形成されている。各メ
モリセルは、基板１上に熱酸化膜からなる第１ゲート絶
縁膜３を介して第１層多結晶シリコン膜により浮遊ゲー
）４（４ｓ〜４４）が形成され、この上に熱酸化膜から
なる第２ゲート絶縁膜５を介して第２層多結晶シリコン
膜番こより制御ゲート６（６１〜６４）が形成されて、
構成されている。各メモリセルの制御ゲート６はそれぞ
れワード線ＷＬ１〜ＷＬ、につながる。各メモリセルの
ソース、ドレインとなるｎ＋型層９は隣接するもの同志
で共用する形で、４個のメモリセルＭ１〜Ｍ４が直列接
続されている。
そしてこれに選択トランジスタＱが直列接続されて一つ
のＮＡＮＤｆｉセル・ブロックを構成している０選択ト
ランジスタＱのゲート電極６１は第２層多結晶シリコン
膜により制御ゲート６１〜６◆と同時にパターン形成さ
れる。全体はＣＶＤ絶縁膜７で覆われ、セル−ブロック
に対して選択トランジスタＱのドレインであるｎ 型層
１こコンタクトするＭ配！１８が配設されている。この
Ｍ配線８が選択的に入出力データ線につながる。
のＮＡＮＤｆｉセル・ブロックを構成している０選択ト
ランジスタＱのゲート電極６１は第２層多結晶シリコン
膜により制御ゲート６１〜６◆と同時にパターン形成さ
れる。全体はＣＶＤ絶縁膜７で覆われ、セル−ブロック
に対して選択トランジスタＱのドレインであるｎ 型層
１こコンタクトするＭ配！１８が配設されている。この
Ｍ配線８が選択的に入出力データ線につながる。
この様な構成において、各メモリセルでの浮遊ゲート４
と基板１間の結合容量Ｃ８は、浮遊ゲート４と制御ゲー
ト６間の結合容量Ｃ１にくらべて小さく設定されている
。これを具体的なセル虐パラメータ例を上げて説明すれ
ば、パターン寸法は第１図に記入したように、１μｍル
ールに従って、浮遊ゲートおよび制御ゲートともに幅が
１μｍ。
と基板１間の結合容量Ｃ８は、浮遊ゲート４と制御ゲー
ト６間の結合容量Ｃ１にくらべて小さく設定されている
。これを具体的なセル虐パラメータ例を上げて説明すれ
ば、パターン寸法は第１図に記入したように、１μｍル
ールに従って、浮遊ゲートおよび制御ゲートともに幅が
１μｍ。
チャネル幅が１μｍであり、また浮遊ゲート４はフィー
ルド領域上に両側１μｍずつ延在させている。また、第
１ゲート絶縁膜３は例えば２００にの熱酸化膜、第２ゲ
ート絶縁膜５は３５０Ａの熱酸化膜である。熱酸化膜の
誘電率を８とすると、ＣＩ＝ ｔｌｏ、０２ であり、 Ｃ，＝ ３ Ｍ２Ｏ，０３５ である。即ち、Ｃ，＜ Ｃ，となっている。
ルド領域上に両側１μｍずつ延在させている。また、第
１ゲート絶縁膜３は例えば２００にの熱酸化膜、第２ゲ
ート絶縁膜５は３５０Ａの熱酸化膜である。熱酸化膜の
誘電率を８とすると、ＣＩ＝ ｔｌｏ、０２ であり、 Ｃ，＝ ３ Ｍ２Ｏ，０３５ である。即ち、Ｃ，＜ Ｃ，となっている。
第４図（ａ）はこの様に構成された
ソース電位Ｖｓを低電位（ＯＶ） 、選択トランジスタ
ＱのゲートＳＧを“Ｈ″レベルワード線（ＷＬｔ〜ＷＬ
４ ） ｔ“Ｈ″レベルすること番こより浮遊ゲートに
ゲート絶縁膜３を介して基板側から電子をトンネルさせ
て注入させることにより一括して行なう、゛Ｈ＃レベル
は例えば２０Ｖである。基板電位はＯｖとした。次に書
込み動作はビット線とのコンタクトより遠いセルつまり
ソースに近いメモリセルから順次行なって行く０Ｍ４の
セルからＭ、 、 Ｍ、 、 Ｍ、と、順次書込む、ま
ずメモリセルＭ番への書込みは、選択トランジスタＱの
ドレインにＶｐ＝“Ｈ”又は“Ｌ”レベル、ゲート５ｃ
ｓａ−Ｈ”レベル、ワード線ＷＬ、、ＷＬ、、ＷＬ、に
“ＨＩＩレベルを与える。′Ｈ″レベルは例えば２０Ｖ
である。このとき、ｖｐは選択トランジスタＱ、メモリ
セルＭ、 、 Ｍ、 、 Ｍ、のチャネルを通ってメモ
リセルＭ４のドレイン領域まで伝わる。メモリセルＭ４
のゲートにつながるワード線ＷＬ番は“Ｌ”レベル＝Ｑ
ｖであるから、このときメモリＭ、では制御ゲートと基
板間に大きい電界がかかる。前述のように結合容量がＣ
Ｉ ＞ ＣＩであるから、浮遊ゲート４の電子がゲート
絶縁膜３を介してトンネル効果により基板１に放出され
る。メモリセルＭ、 、 Ｍ、 、 Ｍ、では制御ゲー
トと基板に同様に高電圧がかかつているから、この様な
電子放出は生じない、これ１こより、メモリセルＭ番の
しきい値が負になり、データ書込みが行われる。引続き
第４図（ａ）に示すように、８ＧおよびＷＬ、 ＷＬ、
を“Ｈ”レベルに保ってＷＬ、を“Ｌ”レベルにすると
、同様の原理でメモリセルＭ、でデータ書込みが行われ
る。以下、同様にしてＭ、 、 Ｍ、のデータ書込みを
行なう、読み出し動作は、ＳＧは“１”（＝ＳＶ）とし
、ワード線ＷＬ、〜ＷＬ、は選択されたものを“０”＝
（ＯＶ）、他を強制的にＯＮさせる５ｖとする。即ちＷ
Ｌｌのみが“０”のときメモリセルＭ、が選択され、Ｗ
ｌ番のみが“０”のときメモリセルＭ番が選択される０
例えば、ＷＬ。
ＱのゲートＳＧを“Ｈ″レベルワード線（ＷＬｔ〜ＷＬ
４ ） ｔ“Ｈ″レベルすること番こより浮遊ゲートに
ゲート絶縁膜３を介して基板側から電子をトンネルさせ
て注入させることにより一括して行なう、゛Ｈ＃レベル
は例えば２０Ｖである。基板電位はＯｖとした。次に書
込み動作はビット線とのコンタクトより遠いセルつまり
ソースに近いメモリセルから順次行なって行く０Ｍ４の
セルからＭ、 、 Ｍ、 、 Ｍ、と、順次書込む、ま
ずメモリセルＭ番への書込みは、選択トランジスタＱの
ドレインにＶｐ＝“Ｈ”又は“Ｌ”レベル、ゲート５ｃ
ｓａ−Ｈ”レベル、ワード線ＷＬ、、ＷＬ、、ＷＬ、に
“ＨＩＩレベルを与える。′Ｈ″レベルは例えば２０Ｖ
である。このとき、ｖｐは選択トランジスタＱ、メモリ
セルＭ、 、 Ｍ、 、 Ｍ、のチャネルを通ってメモ
リセルＭ４のドレイン領域まで伝わる。メモリセルＭ４
のゲートにつながるワード線ＷＬ番は“Ｌ”レベル＝Ｑ
ｖであるから、このときメモリＭ、では制御ゲートと基
板間に大きい電界がかかる。前述のように結合容量がＣ
Ｉ ＞ ＣＩであるから、浮遊ゲート４の電子がゲート
絶縁膜３を介してトンネル効果により基板１に放出され
る。メモリセルＭ、 、 Ｍ、 、 Ｍ、では制御ゲー
トと基板に同様に高電圧がかかつているから、この様な
電子放出は生じない、これ１こより、メモリセルＭ番の
しきい値が負になり、データ書込みが行われる。引続き
第４図（ａ）に示すように、８ＧおよびＷＬ、 ＷＬ、
を“Ｈ”レベルに保ってＷＬ、を“Ｌ”レベルにすると
、同様の原理でメモリセルＭ、でデータ書込みが行われ
る。以下、同様にしてＭ、 、 Ｍ、のデータ書込みを
行なう、読み出し動作は、ＳＧは“１”（＝ＳＶ）とし
、ワード線ＷＬ、〜ＷＬ、は選択されたものを“０”＝
（ＯＶ）、他を強制的にＯＮさせる５ｖとする。即ちＷ
Ｌｌのみが“０”のときメモリセルＭ、が選択され、Ｗ
ｌ番のみが“０”のときメモリセルＭ番が選択される０
例えば、ＷＬ。
が“０”でメモリセルＭ１が選択された時、ＷＬ。
＝ Ｗ Ｌ ｓ ” Ｗ Ｌ ａ ＝“１”であるから
、メモリセルＭ、−Ｍ、はオン状態である。メモリセル
Ｍ１ｔｉ、しきい値が正の状態ではオフ、負の状態では
オンである。従って書込み状態に応じて、セル・ブロッ
クに電流が流れるか、流れないかが決まる。これ薯こよ
り、ｖｐ端子に“１”または“０”が得られる。第４図
（ｂ）に示すようにＷＬ、〜ＷＬ、を順次“０”とすれ
ば、メモリセルＭ、〜Ｍ４の情報が順次読み出場れる。
、メモリセルＭ、−Ｍ、はオン状態である。メモリセル
Ｍ１ｔｉ、しきい値が正の状態ではオフ、負の状態では
オンである。従って書込み状態に応じて、セル・ブロッ
クに電流が流れるか、流れないかが決まる。これ薯こよ
り、ｖｐ端子に“１”または“０”が得られる。第４図
（ｂ）に示すようにＷＬ、〜ＷＬ、を順次“０”とすれ
ば、メモリセルＭ、〜Ｍ４の情報が順次読み出場れる。
第４図（ｂ）は、−括消去時及び“０″書込み時のセル
の様子、（Ｃ）は“１”書込み時の様子である。消去時
は基板からトンネル注入されるが、主にｎ型不純物がド
ープされたドレイン、ソース領域からである。
の様子、（Ｃ）は“１”書込み時の様子である。消去時
は基板からトンネル注入されるが、主にｎ型不純物がド
ープされたドレイン、ソース領域からである。
ビット線とのコンタクトより遠いメモリセルから順次書
込みを行なって行く理由は、Ｍ１〜Ｍ、の何＝ ２ ｏ
ｖ、 ＷＬ、 ＝ ＯＶ、 Ｖ ｓ ＝ ＯＶ テある
ため、“１”が書込まれていたセルに電子が注入され、
消去された状態−ζ変化するからである。
込みを行なって行く理由は、Ｍ１〜Ｍ、の何＝ ２ ｏ
ｖ、 ＷＬ、 ＝ ＯＶ、 Ｖ ｓ ＝ ＯＶ テある
ため、“１”が書込まれていたセルに電子が注入され、
消去された状態−ζ変化するからである。
淘、第４図（Ｃ）でドレイン電位が１８Ｖとなっている
のは、選択トランジスタＱのしきい値Ｖｔ分落ちてＶｐ
が伝達されているからである。所望であれば書込み時の
ＳＧ、ＷＬ、〜ＷＬ４の“Ｈ”レベルをＶｐ＋ Ｖｔ以
上に設定するようにしても良い。
のは、選択トランジスタＱのしきい値Ｖｔ分落ちてＶｐ
が伝達されているからである。所望であれば書込み時の
ＳＧ、ＷＬ、〜ＷＬ４の“Ｈ”レベルをＶｐ＋ Ｖｔ以
上に設定するようにしても良い。
また、書込み時のソース電位ｖｓを第４図 （ａ）に示
す様に５ｖ程度としてもよい。
す様に５ｖ程度としてもよい。
第５図は、上述のようなＮＡＮＤ型セル・ブロックを複
数個配列して複数出力ビツト構成とした実施例のＥ”Ｆ
ＲＯＭの全体構成を示す。図示のように、セル・ブロッ
クＢｉｊを配列したセルアレイ部１１、アドレスバッフ
ァ１２、列デコーダ１３、行デコーダ１４により構成さ
れる。ワード線Ｗ１１〜Ｗ□１．−ＷＩＮにつながるセ
ル・ブロックＢｉｔＢ１□、・・・のメそリセルを消去
する場合には、Ｗｌ、Ｗ■〜ＷＩＮを“Ｈ”レベル（＝
２０ｖ）とし、Ｃ１〜ＣＭを“Ｈ”レベルとし、ノード
Ｎ２を“Ｈ”レベルとする。これにより、これらワード
線につながる全てのメモリセルで前述した動作により電
子が浮遊ゲートに注入される。０次にトランジスタＱＬ
がオンしてノードＮ０が“Ｈ″レベルなり、セル・ブロ
ックＢ目のメモリセルＭＮに書込みを行なう場合は、Ｃ
ｘｔ“Ｈ”又はＬ”レベル、Ｃ２〜ＣＭを“Ｌ”レベル
％ Ｗ１’ｋ“Ｈ”レベル、Ｗｌｌ〜ＷＩＮのうちＷＩ
Ｎのみ“Ｌ”レベル、他を“Ｈ″レベルする。これによ
り、メモリセルＭＩＮのみ浮遊ゲートの電子が基板に放
出されて、しきい値が負方向に移動する。以下、順にＭ
Ｎ−１，・・・Ｍ２゜Ｍｌの書込みを行なう。
数個配列して複数出力ビツト構成とした実施例のＥ”Ｆ
ＲＯＭの全体構成を示す。図示のように、セル・ブロッ
クＢｉｊを配列したセルアレイ部１１、アドレスバッフ
ァ１２、列デコーダ１３、行デコーダ１４により構成さ
れる。ワード線Ｗ１１〜Ｗ□１．−ＷＩＮにつながるセ
ル・ブロックＢｉｔＢ１□、・・・のメそリセルを消去
する場合には、Ｗｌ、Ｗ■〜ＷＩＮを“Ｈ”レベル（＝
２０ｖ）とし、Ｃ１〜ＣＭを“Ｈ”レベルとし、ノード
Ｎ２を“Ｈ”レベルとする。これにより、これらワード
線につながる全てのメモリセルで前述した動作により電
子が浮遊ゲートに注入される。０次にトランジスタＱＬ
がオンしてノードＮ０が“Ｈ″レベルなり、セル・ブロ
ックＢ目のメモリセルＭＮに書込みを行なう場合は、Ｃ
ｘｔ“Ｈ”又はＬ”レベル、Ｃ２〜ＣＭを“Ｌ”レベル
％ Ｗ１’ｋ“Ｈ”レベル、Ｗｌｌ〜ＷＩＮのうちＷＩ
Ｎのみ“Ｌ”レベル、他を“Ｈ″レベルする。これによ
り、メモリセルＭＩＮのみ浮遊ゲートの電子が基板に放
出されて、しきい値が負方向に移動する。以下、順にＭ
Ｎ−１，・・・Ｍ２゜Ｍｌの書込みを行なう。
以上のようにしてこの実施例によれば、ＮＡＮＤ型セル
・ブロックを用いて、浮遊ゲートと基板間の電子のやり
とりのみで情報書込みおよび消去を行なうことにより、
信頼性の高い高密度ＥＦＲＯＭを得ることができる。伺
、メモリセルＭ、のソースとＶｓ電位との間に所望によ
り選択ＭＯ８）ランジスタを介在させてもよい。
・ブロックを用いて、浮遊ゲートと基板間の電子のやり
とりのみで情報書込みおよび消去を行なうことにより、
信頼性の高い高密度ＥＦＲＯＭを得ることができる。伺
、メモリセルＭ、のソースとＶｓ電位との間に所望によ
り選択ＭＯ８）ランジスタを介在させてもよい。
第６図は、本発明の他の実施例のメモリセル構造である
。先の実施例と対応する部分には先の実抛例と同一符号
を付して詳細な説明は省略する。
。先の実施例と対応する部分には先の実抛例と同一符号
を付して詳細な説明は省略する。
この実施例では浮遊ゲート４上の第２ゲート絶縁膜５を
、熱酸化膜５．１シリコン窒化膜５□、熱酸化膜５ｓの
複合構造としている。このとき、第１ゲート絶Ｒ膜３は
例えば２００＾の熱酸化膜とし、複合構造の第２ゲート
絶縁膜５は酸化膜換算で２ｏｏＡとする。これにより、
結合容量関係は先の実施例と同様、Ｃｔ ＜ Ｃｔを満
たす。
、熱酸化膜５．１シリコン窒化膜５□、熱酸化膜５ｓの
複合構造としている。このとき、第１ゲート絶Ｒ膜３は
例えば２００＾の熱酸化膜とし、複合構造の第２ゲート
絶縁膜５は酸化膜換算で２ｏｏＡとする。これにより、
結合容量関係は先の実施例と同様、Ｃｔ ＜ Ｃｔを満
たす。
この実施例によっても、先の実施例と同様の効果が得ら
れる。またこの実施例の場合、第２ゲート絶縁膜を複合
構造としたことにより、この部分の電気的ストレスに対
する耐性が向上し、高い信頼性が得られる。
れる。またこの実施例の場合、第２ゲート絶縁膜を複合
構造としたことにより、この部分の電気的ストレスに対
する耐性が向上し、高い信頼性が得られる。
第４図では消去は一括で行なわれたが第７図に示すよう
に非選択のワード線を中間電位、例えば１０Ｖとすれば
選択消去（この例ではＭｔ ）も可能である。
に非選択のワード線を中間電位、例えば１０Ｖとすれば
選択消去（この例ではＭｔ ）も可能である。
せて薄い酸化膜を介して対向させ、浮遊ゲートとｎ 拡
散層との間で書込み、消去を行なうようにしてもよい。
散層との間で書込み、消去を行なうようにしてもよい。
この時、電位関係は第４図（ａ）と同様で、プログラム
電圧Ｖｐは拡散層８１側にトランジスタＱ′を介して与
えられ、一方のトランジスタＱのドレインは例えば絖出
し端子として用いられる。
電圧Ｖｐは拡散層８１側にトランジスタＱ′を介して与
えられ、一方のトランジスタＱのドレインは例えば絖出
し端子として用いられる。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。例えば上記したトンネルへ注入の他、ドレイン近傍か
らのホットエレクトロン注入を用いてもよい。
を逸脱しない範囲で種々変形して実施することができる
。例えば上記したトンネルへ注入の他、ドレイン近傍か
らのホットエレクトロン注入を用いてもよい。
以上述べたように本発明によれば、信頼性の良い書込み
を行なうことができる。
を行なうことができる。
第１図は、本発明の一実施例のＮＡＮＤ型セル・ブロッ
クを示す平面図、第２図＃＃＃叶はそのＡ−Ａ／および
Ｂ −Ｂ／断面図、第３図は同じく等価回路図、第４図
中申暎辱はその動作を説明するための図、第５図は、セ
ル・ブロックを配列し九ＥＦＲＯＭの全体構成例を示す
図、第６図、第７図、第８図は他の実施例のメモリセル
を示す断面図である。 １・・・シリコン基板、 ２・・・素子分離絶縁膜、３
・・・第１ゲート絶縁膜、 ４・・・浮遊ゲート、 ５・・・第２ゲート絶縁膜、
６・・・制御ゲート、 ７・・・ＣＶＤ絶縁膜、８・
・・出力配線、 ９・・・ｎ 型層。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 −Ｂ 第 １ 図 第 ｓｍ 第 ３ 図 （ａ） 第 ４ 園 Ｏｖ 第 ４ 図 第 ｅ 図 ｓ 第 ７ 図
クを示す平面図、第２図＃＃＃叶はそのＡ−Ａ／および
Ｂ −Ｂ／断面図、第３図は同じく等価回路図、第４図
中申暎辱はその動作を説明するための図、第５図は、セ
ル・ブロックを配列し九ＥＦＲＯＭの全体構成例を示す
図、第６図、第７図、第８図は他の実施例のメモリセル
を示す断面図である。 １・・・シリコン基板、 ２・・・素子分離絶縁膜、３
・・・第１ゲート絶縁膜、 ４・・・浮遊ゲート、 ５・・・第２ゲート絶縁膜、
６・・・制御ゲート、 ７・・・ＣＶＤ絶縁膜、８・
・・出力配線、 ９・・・ｎ 型層。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 −Ｂ 第 １ 図 第 ｓｍ 第 ３ 図 （ａ） 第 ４ 園 Ｏｖ 第 ４ 図 第 ｅ 図 ｓ 第 ７ 図
Claims (4)
- （１）半導体基板上に浮遊ゲートと制御ゲートを積層し
てなる書替え可能なメモリセルを複数個直列接続してＮ
ＡＮＤ型セル・ブロックを構成し、このセル・ブロック
を複数個配列して構成される不揮発性半導体メモリ装置
において、書込みをＮＡＮＤセル・ブロックのビット線
とのコンタクトに対して遠い側から行なうことを特徴と
する不揮発性半導体メモリ装置。 - （２）前記メモリセルの消去動作は、基板から浮遊ゲー
トに電荷を注入するものであり、書込み動作は浮遊ゲー
トから基板に電荷を放出するものである特許請求の範囲
第１項記載の不揮発性半導体メモリ装置。 - （３）電荷の授受は、主に基板に設けた拡散層と浮遊ゲ
ートとの間で薄い酸化膜を介したトンネル電流により行
なうことを特徴とする特許請求の範囲第２項記載の不揮
発性半導体メモリ装置。 - （４）メモリセルの消去はＮＡＮＤセル・ブロック内の
メモリセル全てに対して行なわれることを特徴とする特
許請求の範囲第１項記載の不揮発性半導体メモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28837587A JP2647101B2 (ja) | 1987-11-17 | 1987-11-17 | 不揮発性半導体メモリ装置 |
| KR1019880011972A KR950004865B1 (ko) | 1987-09-18 | 1988-09-16 | Nand셀구조를 갖는 불휘발성 반도체기억장치 |
| DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
| EP19880310878 EP0317323A3 (en) | 1987-11-17 | 1988-11-17 | Programmable semiconductor memory |
| EP19880310879 EP0317324A3 (en) | 1987-11-17 | 1988-11-17 | Programmable semiconductor memory |
| US08/312,072 US5508957A (en) | 1987-09-18 | 1994-09-26 | Non-volatile semiconductor memory with NAND cell structure and switching transistors with different channel lengths to reduce punch-through |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28837587A JP2647101B2 (ja) | 1987-11-17 | 1987-11-17 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130570A true JPH01130570A (ja) | 1989-05-23 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
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| US7002204B2 (en) | 2001-12-10 | 2006-02-21 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory and process of fabricating the same |
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| EP0365720B1 (en) * | 1988-10-24 | 1996-04-03 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
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| DE4026409A1 (de) * | 1990-08-21 | 1992-02-27 | Philips Patentverwaltung | Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb |
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-
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- 1988-11-17 EP EP19880310879 patent/EP0317324A3/en not_active Withdrawn
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|---|---|
| EP0317323A3 (en) | 1991-01-16 |
| EP0317324A3 (en) | 1991-01-16 |
| EP0317324A2 (en) | 1989-05-24 |
| EP0317323A2 (en) | 1989-05-24 |
| JP2647101B2 (ja) | 1997-08-27 |
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