JPH01243590A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH01243590A JPH01243590A JP63070928A JP7092888A JPH01243590A JP H01243590 A JPH01243590 A JP H01243590A JP 63070928 A JP63070928 A JP 63070928A JP 7092888 A JP7092888 A JP 7092888A JP H01243590 A JPH01243590 A JP H01243590A
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- gate
- cell
- memory device
- cells
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートおよび消去ゲートを
ｍ７１したＭＯ３ＦＥＴ構造を有する電気的に書き替え
可能なメモリセルを用いた不揮発性半導体メモリ装置に
関する。
ｍ７１したＭＯ３ＦＥＴ構造を有する電気的に書き替え
可能なメモリセルを用いた不揮発性半導体メモリ装置に
関する。
（従来の技術）
不揮発性メモリの分野で、浮遊ゲートをもつＭＯ３ＦＥ
Ｔ構造のメモリセルを用いた紫外線消去型不揮発性メモ
リ装！が広く知られている。
Ｔ構造のメモリセルを用いた紫外線消去型不揮発性メモ
リ装！が広く知られている。
ＥＰＲＯＭの中で電気的消去を可能としたものは、Ｅ２
ＰＲＯＭとして知られる。Ｅ” ＦＲＯＭのうち一括消
去型と呼ばれるものは消去ゲートを複数のメモリセルに
共通に設けて、浮遊ゲートから電子の放出を一括して行
うことを特徴としている。
ＰＲＯＭとして知られる。Ｅ” ＦＲＯＭのうち一括消
去型と呼ばれるものは消去ゲートを複数のメモリセルに
共通に設けて、浮遊ゲートから電子の放出を一括して行
うことを特徴としている。
しかし、この様なメモリセルに対して高集積度が要求さ
れるに従い、ドレイン、ソース領域となる拡散層幅が狭
くなり、その結果、抵抗が増加しデータ読み出し時に、
セル電流か減少するという問題が起きている。
れるに従い、ドレイン、ソース領域となる拡散層幅が狭
くなり、その結果、抵抗が増加しデータ読み出し時に、
セル電流か減少するという問題が起きている。
特にメモリセルを複数個ずつ直列接続しＮＡＮＤセルに
おいては大きな間趙であった。セル電流が減少する事は
、データの読み出し時間が長くなり、高速読み出しが出
来なくなることを意味し、また、データの“１″と“０
”を判断する電流のマージンが減少し、誤読み出しが起
きる可能性ら大きくなるのである。
おいては大きな間趙であった。セル電流が減少する事は
、データの読み出し時間が長くなり、高速読み出しが出
来なくなることを意味し、また、データの“１″と“０
”を判断する電流のマージンが減少し、誤読み出しが起
きる可能性ら大きくなるのである。
＜ｉ明が解決しようとする課題）
以上のように従来提案されている消去ゲートを用いた一
括消去型（フラッシュ型） Ｅ２ＰＲＯＭセルにおいて、高ａ積化されると、ソース
幅が狭くなって抵抗が増大し、読み出し時のセル電流が
減少して高速アクセスが龍しくなり、また、データ読み
出しの時の信顆性が十分でなくなるという間組があった
。
括消去型（フラッシュ型） Ｅ２ＰＲＯＭセルにおいて、高ａ積化されると、ソース
幅が狭くなって抵抗が増大し、読み出し時のセル電流が
減少して高速アクセスが龍しくなり、また、データ読み
出しの時の信顆性が十分でなくなるという間組があった
。
本発明はこの様な問題を解決した不揮発性半導体メモリ
装置を提供することを目的とする。
装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明にかかる一括消去型のＥ２ＰＲＯＭは浮遊ゲート
と容量結合する消去ゲートを配設して、電気的に浮遊ゲ
ートから消去ゲートへ電子の放出を行なうものである。
と容量結合する消去ゲートを配設して、電気的に浮遊ゲ
ートから消去ゲートへ電子の放出を行なうものである。
浮遊ゲートへの電子の注入方法は、基板からのホット・
エレクトロン注入またはトンネル注入である。
エレクトロン注入またはトンネル注入である。
この様な一括消去型の不揮発性メモリにおいて、本発明
では、メモリセルのソース側に選択トランジスタを直列
接続し、そのソース領域に消去ゲートを電気的に接続さ
せたことを特徴とする。複数のメモリセルを直列接続し
て、ＮＡＮＤセルを構成した場合は、そのＮＡＮＤセル
のソース側に一つの選択トランジスタが接続される。こ
のＮＡＮＤセル方式においては、そのＮＡＮＤセル内で
共通に配設される消去ゲートを、ＮＡＮＤセルのソース
側に接続された選択トランジスタのソースに接続される
。
では、メモリセルのソース側に選択トランジスタを直列
接続し、そのソース領域に消去ゲートを電気的に接続さ
せたことを特徴とする。複数のメモリセルを直列接続し
て、ＮＡＮＤセルを構成した場合は、そのＮＡＮＤセル
のソース側に一つの選択トランジスタが接続される。こ
のＮＡＮＤセル方式においては、そのＮＡＮＤセル内で
共通に配設される消去ゲートを、ＮＡＮＤセルのソース
側に接続された選択トランジスタのソースに接続される
。
本発明の横道では、−括消去時には、選択トランジスタ
をオフして消去ゲートに高電圧を印加する。この時、消
去ゲートに印加された電圧は、セルのソース側に印加さ
れないため問題はない。
をオフして消去ゲートに高電圧を印加する。この時、消
去ゲートに印加された電圧は、セルのソース側に印加さ
れないため問題はない。
（作 用）
本発明では、消去ゲートを、単に消去の用途に限らず、
データ読み出し時においてはこれを接地して選択トラン
ジスタのソース配線として利用する。これにより、セル
面積が縮小して、ソース領域の拡散層幅が減少しても、
セル電流を減少させる事なく、高速読み出しが可能な高
信頼性のメモリが実現できる。消去ゲートは通常多結晶
シリコン等で形成されるため、拡散層よりも抵抗を下げ
る事が容易である。またドレインの配線材となるＡ１と
は、別層の異なる配線材であるため、互いに重なり合っ
ても、絶縁膜で分離されるので消去ゲート幅を広く形成
して、低抵抗配線として利用する事ができる。
データ読み出し時においてはこれを接地して選択トラン
ジスタのソース配線として利用する。これにより、セル
面積が縮小して、ソース領域の拡散層幅が減少しても、
セル電流を減少させる事なく、高速読み出しが可能な高
信頼性のメモリが実現できる。消去ゲートは通常多結晶
シリコン等で形成されるため、拡散層よりも抵抗を下げ
る事が容易である。またドレインの配線材となるＡ１と
は、別層の異なる配線材であるため、互いに重なり合っ
ても、絶縁膜で分離されるので消去ゲート幅を広く形成
して、低抵抗配線として利用する事ができる。
本発明は、特に、メモリセルを複数個直列接続したＮＡ
ＮＤセルにおいて有効な手段となる。なぜなら、ＮＡＮ
Ｄセルでは、セルが複数個直列接続されているために、
非選択のセル自身が抵抗分として働き電流を減少させる
からである。従ってソース領域では出来るだけ抵抗を減
らし、電流の減少を抑える必要がある。
ＮＤセルにおいて有効な手段となる。なぜなら、ＮＡＮ
Ｄセルでは、セルが複数個直列接続されているために、
非選択のセル自身が抵抗分として働き電流を減少させる
からである。従ってソース領域では出来るだけ抵抗を減
らし、電流の減少を抑える必要がある。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例の一括消去型のＥ２ＰＲＯＭの一つの
ＮＡＮＤセルを示す平面図であり、第２図（ａ）、（ｂ
）、（Ｃ）はそのＡ−Ａ’ 、Ｂ−Ｂ’ 、Ｃ−Ｃ′断
面図である。この実施例では４個のメモリセルＭ 〜Ｍ
４をソース、ドレインを互いに共用する形で直列接続し
てＮＡＮＤセルを構成し、この一つのＮＡＮＤセルのソ
ースに選択トランジスタＳを設けている。４１〜４４は
各メモリセルのＭ１〜Ｍ４の浮遊ゲート、４５は選択ト
ランジスタＳのゲート、６〜６４は各メモリセルＭ１〜
Ｍ４の制御ゲートである。消去ゲート１１は各セルの浮
遊ゲート４１〜４４と容量結合して、セル配列方向に配
設されており、これが選択トランジスタＳのソース１０
と電気的に接続されている。このようなＮＡＮＤセルが
マトリクス配列されてメモリアレイが構成される。ＮＡ
ＮＤセルのドレインはビット線ＢＬに接続される。各メ
モリセルの制御ゲート６１〜６４はビット線と交差する
ワード線ＷＬに接続される。選択トランジスタのソース
は接地される。
ＮＡＮＤセルを示す平面図であり、第２図（ａ）、（ｂ
）、（Ｃ）はそのＡ−Ａ’ 、Ｂ−Ｂ’ 、Ｃ−Ｃ′断
面図である。この実施例では４個のメモリセルＭ 〜Ｍ
４をソース、ドレインを互いに共用する形で直列接続し
てＮＡＮＤセルを構成し、この一つのＮＡＮＤセルのソ
ースに選択トランジスタＳを設けている。４１〜４４は
各メモリセルのＭ１〜Ｍ４の浮遊ゲート、４５は選択ト
ランジスタＳのゲート、６〜６４は各メモリセルＭ１〜
Ｍ４の制御ゲートである。消去ゲート１１は各セルの浮
遊ゲート４１〜４４と容量結合して、セル配列方向に配
設されており、これが選択トランジスタＳのソース１０
と電気的に接続されている。このようなＮＡＮＤセルが
マトリクス配列されてメモリアレイが構成される。ＮＡ
ＮＤセルのドレインはビット線ＢＬに接続される。各メ
モリセルの制御ゲート６１〜６４はビット線と交差する
ワード線ＷＬに接続される。選択トランジスタのソース
は接地される。
この実施例は４個のメモリセルで１つのＮＡＮＤセルを
構成しているが、一般に２のｎ乗（ｎ＝１．２．・・・
）個のメモリセルで１つのＮＡＮＤセルを構成出来る。
構成しているが、一般に２のｎ乗（ｎ＝１．２．・・・
）個のメモリセルで１つのＮＡＮＤセルを構成出来る。
次にＮＡＮＤセルの具体的な構造を説明する。
各メモリセルは基板１上に５０〜２００人の熱酸化膜か
らなる第２ゲート絶縁ｒＩＡ３を介して、５００〜４０
００人の第１層多結晶シリコン膜により浮遊ゲート４１
〜４４が形成される０選択トランジスタＳの第１ゲート
絶縁膜１２は、メモリセルの第２ゲート絶縁ＷＡ３より
厚めに（２００〜４００人）形成しておき、信頼性上耐
圧を高めておく６選択トランジスタＳのゲート電極４５
は、第１層多結晶シリコンにより浮遊ゲート４１〜４４
と同時に形成される。消去ゲート１１は選択ゲート４５
に４００〜６００人の熱酸化膜からなる第３ゲート絶縁
膜１３を形成し、浮遊ゲート４１〜４４上には１００〜
３００人の熱酸化膜からなる第４ゲート絶縁ｒＩＡ１４
を形成して、これらの上に堆積した１０００〜４０００
人の第２の多結晶シリコン膜を用いて形成される。なお
、第２多結晶シリコンが堆積される前に、消去ゲート１
１とソース１０の接続をとる位置１５にコンタクト・ホ
ールを開けて、そこにヒ素をドーズ麓ｌＸ１０１３〜１
×１０１６／ａＩａ程度イオン注入してｎ型拡散層を形
成しておく、これによりソース領域１０と消去ゲート１
１の良好な電気的接続が可能となる。
らなる第２ゲート絶縁ｒＩＡ３を介して、５００〜４０
００人の第１層多結晶シリコン膜により浮遊ゲート４１
〜４４が形成される０選択トランジスタＳの第１ゲート
絶縁膜１２は、メモリセルの第２ゲート絶縁ＷＡ３より
厚めに（２００〜４００人）形成しておき、信頼性上耐
圧を高めておく６選択トランジスタＳのゲート電極４５
は、第１層多結晶シリコンにより浮遊ゲート４１〜４４
と同時に形成される。消去ゲート１１は選択ゲート４５
に４００〜６００人の熱酸化膜からなる第３ゲート絶縁
膜１３を形成し、浮遊ゲート４１〜４４上には１００〜
３００人の熱酸化膜からなる第４ゲート絶縁ｒＩＡ１４
を形成して、これらの上に堆積した１０００〜４０００
人の第２の多結晶シリコン膜を用いて形成される。なお
、第２多結晶シリコンが堆積される前に、消去ゲート１
１とソース１０の接続をとる位置１５にコンタクト・ホ
ールを開けて、そこにヒ素をドーズ麓ｌＸ１０１３〜１
×１０１６／ａＩａ程度イオン注入してｎ型拡散層を形
成しておく、これによりソース領域１０と消去ゲート１
１の良好な電気的接続が可能となる。
制御ゲート６〜６４は、これらの上に１５０〜４００人
の熱酸化膜からなる第５ゲーｌ〜絶縁膜５を介して、１
０００〜４０００人の第３多結晶シリコ°ン膜により形
成されている。制御ゲート６１−６４は一方向に連続的
に配設されてワード線ＷＬとなる。
の熱酸化膜からなる第５ゲーｌ〜絶縁膜５を介して、１
０００〜４０００人の第３多結晶シリコ°ン膜により形
成されている。制御ゲート６１−６４は一方向に連続的
に配設されてワード線ＷＬとなる。
各メモリセルのソース、ドレイン拡散層となるｎ型層９
は隣接するもの同士で共用する形で、４個のメモリセル
が直列接続されている。ＮＡＮＤセルの一端のソースに
はゲート電極４５により構成される選択ＭＯＳトランジ
スタＳが接続され、そのソース１０は消去ゲート１１と
接続される。
は隣接するもの同士で共用する形で、４個のメモリセル
が直列接続されている。ＮＡＮＤセルの一端のソースに
はゲート電極４５により構成される選択ＭＯＳトランジ
スタＳが接続され、そのソース１０は消去ゲート１１と
接続される。
第３図は、この実施例のＥ２ＰＲＯＭにおいて、隣接す
るビット線ＢＬ、ＢＬ２につながる二つのＮＡＮＤセル
部分の等価回路である。制御ゲートＣＧ 〜ＣＧ４はそ
れぞれ横方向に連続的に配置 線されてワード線となる。選択トランジスタＳのゲート
（選択ゲートＳＧ）も、横方向に連続的に配設される。
るビット線ＢＬ、ＢＬ２につながる二つのＮＡＮＤセル
部分の等価回路である。制御ゲートＣＧ 〜ＣＧ４はそ
れぞれ横方向に連続的に配置 線されてワード線となる。選択トランジスタＳのゲート
（選択ゲートＳＧ）も、横方向に連続的に配設される。
消去ゲートＥＧは全て共通に、選択トランジスタＳのソ
ースに接続される。
ースに接続される。
この実施例のＮＡＮＤセルでの書込み、消去および読出
し動伴を次に説明する。下表は、各動作モードでの各部
の電位関係を示している。消去は、−括消去である。選
択書込みは、基板から浮遊ゲートへのトンネル注入を利
用し、ＮＡＮＤセルのソース側からセルＰｖ１ 、
Ｍ３．・・・の順番に行う。
し動伴を次に説明する。下表は、各動作モードでの各部
の電位関係を示している。消去は、−括消去である。選
択書込みは、基板から浮遊ゲートへのトンネル注入を利
用し、ＮＡＮＤセルのソース側からセルＰｖ１ 、
Ｍ３．・・・の順番に行う。
なお表には、ホットエレクトロン注入型のセル構造とし
た場合の選択書込み条件を併せて示しであるが、これは
後述する。
た場合の選択書込み条件を併せて示しであるが、これは
後述する。
ヱす一括消去時は、浮遊ゲート４１〜４４から電子を放
出させるなめ、消去ゲート（ＥＧ）１１にＶ’ ＰＰ＝
１５ λ２２Ｖを印加し、他のゲート、ビート線および
ソースは全てＯＶにする。これでマｌ−リクスを構成す
るＮＡＮＤセルはすべて、消去される。この時１選択ト
ランジスタＳはカット・オフされるので、消去ゲート（
ＥＧ）１１に印加された電圧か、ソースからメモリセル
へは伝わることばない。次に、メモリセルＭ４の浮遊ゲ
ートに電子を注入して書き込むには、ＣＧ ４をＶＰＰ
＝１２〜２０Ｖ、Ｃａ１〜３を１／２ＶＰＰ＝６〜ＩＯ
Ｖ、ビット線のＢＬｌをｏｖ。
出させるなめ、消去ゲート（ＥＧ）１１にＶ’ ＰＰ＝
１５ λ２２Ｖを印加し、他のゲート、ビート線および
ソースは全てＯＶにする。これでマｌ−リクスを構成す
るＮＡＮＤセルはすべて、消去される。この時１選択ト
ランジスタＳはカット・オフされるので、消去ゲート（
ＥＧ）１１に印加された電圧か、ソースからメモリセル
へは伝わることばない。次に、メモリセルＭ４の浮遊ゲ
ートに電子を注入して書き込むには、ＣＧ ４をＶＰＰ
＝１２〜２０Ｖ、Ｃａ１〜３を１／２ＶＰＰ＝６〜ＩＯ
Ｖ、ビット線のＢＬｌをｏｖ。
ＢＬ２を１／２ＶＰＰ＝６〜ｔｏｖにする。ソースおよ
び選択ゲートＳＧは０■にする。
び選択ゲートＳＧは０■にする。
この電位関係において、ビット線ＢＬ１の電位Ｏ■は非
選択のメモリセルＭ −Ｍ３のチャネルを通ってメモリ
セルＭ４ｊで伝わる。この結果、メモリセルＭ４では浮
遊ゲートと基板間に高電界がかかり、トンネル効果によ
り電子か浮遊ゲートへ注入される。ビット線ＢＬ１にお
ける非選択セルＭ −Ｍ３においては制御ゲートＣＧ１
〜３の電位が１ 、／ ２ ｖ ｐ ｐであるため電界
かよりく、書き込まれない、また、別のビット４ｔＢＬ
２においては、ＢＬ２＝１／２ＶＰＰであるため、メモ
リセルＭ４と共通の制御ゲートＣＧ４をもつセルは、前
述した非選択セルと同じ＜ １／２ＶＰＰとなり書き込
まれない。池のセルにおいては、ＢＬ＝１／２ＶＰＰ、
ＣＧ＝１／２ＶＰＰで電界はほとんどかからない。この
櫟にしてメモリセルＭ４の選択書き込みが行なわれる。
選択のメモリセルＭ −Ｍ３のチャネルを通ってメモリ
セルＭ４ｊで伝わる。この結果、メモリセルＭ４では浮
遊ゲートと基板間に高電界がかかり、トンネル効果によ
り電子か浮遊ゲートへ注入される。ビット線ＢＬ１にお
ける非選択セルＭ −Ｍ３においては制御ゲートＣＧ１
〜３の電位が１ 、／ ２ ｖ ｐ ｐであるため電界
かよりく、書き込まれない、また、別のビット４ｔＢＬ
２においては、ＢＬ２＝１／２ＶＰＰであるため、メモ
リセルＭ４と共通の制御ゲートＣＧ４をもつセルは、前
述した非選択セルと同じ＜ １／２ＶＰＰとなり書き込
まれない。池のセルにおいては、ＢＬ＝１／２ＶＰＰ、
ＣＧ＝１／２ＶＰＰで電界はほとんどかからない。この
櫟にしてメモリセルＭ４の選択書き込みが行なわれる。
次にメモリセルＭ４のドレイン側のメモリセル〜１３に
選択書込みを行う場合には、制御ゲートＣＧ３を■ＰＰ
、制御ゲートＣＧ１，２、ＢＬ２を１／２ＶＰＰ、制御
ゲートＣＧ４、選択ゲートＳＧ、ピッ１〜線ＢＬ１、お
よびソースをＯＶにする。これにより、メモリセルＭ４
の場合と同様に、書込みが行われる。
選択書込みを行う場合には、制御ゲートＣＧ３を■ＰＰ
、制御ゲートＣＧ１，２、ＢＬ２を１／２ＶＰＰ、制御
ゲートＣＧ４、選択ゲートＳＧ、ピッ１〜線ＢＬ１、お
よびソースをＯＶにする。これにより、メモリセルＭ４
の場合と同様に、書込みが行われる。
このとき既に書込ｌこ：メ〔リセルＭ４がオフするかオ
ンするかは、メモリセルＭ３の書込みには関係かなく、
またこの条件でメモリセルＭ４のデータか破壊されるこ
とらない。
ンするかは、メモリセルＭ３の書込みには関係かなく、
またこの条件でメモリセルＭ４のデータか破壊されるこ
とらない。
データ読み出しの場合は、選択ビットＢＬ１に１〜５Ｖ
、選択ゲー１− Ｓ Ｇ、および制御ゲートＣＧ１〜３
に５Ｖ、制御ゲートＣＧ４．消去ゲートＥＧおよびソー
スをＯｖにして、メモリセルＭ４のデータを読む事がで
きる。セルＭ４の浮遊ゲートに電子が注入されていれば
、セルのしきい値が０Ｖ以上になるため、電流は流れな
い、また電子が放出されている場合には、しきい値がマ
イナス方向になっているため、制御ゲートＣＧ４がＯｖ
でも電流は流れる。この時の電流は、ソースから、低抵
抗の消去ゲートＥＧに流れるため、セル電流の減少は抑
えられる。また消去ゲートＥＧは各ビット線間に１つお
きに設けることで、抵抗は充分に低くなる。
、選択ゲー１− Ｓ Ｇ、および制御ゲートＣＧ１〜３
に５Ｖ、制御ゲートＣＧ４．消去ゲートＥＧおよびソー
スをＯｖにして、メモリセルＭ４のデータを読む事がで
きる。セルＭ４の浮遊ゲートに電子が注入されていれば
、セルのしきい値が０Ｖ以上になるため、電流は流れな
い、また電子が放出されている場合には、しきい値がマ
イナス方向になっているため、制御ゲートＣＧ４がＯｖ
でも電流は流れる。この時の電流は、ソースから、低抵
抗の消去ゲートＥＧに流れるため、セル電流の減少は抑
えられる。また消去ゲートＥＧは各ビット線間に１つお
きに設けることで、抵抗は充分に低くなる。
以上はトンネル注入型の実施例を示したが、本発明はホ
ットエレクトロン注入型のセルにも有効である。ホット
エレクトロン注入型は三極前動作領域で大きいチャネル
電流電流してホットエレクトロンを生成し、これを浮遊
ゲートに注入する。
ットエレクトロン注入型のセルにも有効である。ホット
エレクトロン注入型は三極前動作領域で大きいチャネル
電流電流してホットエレクトロンを生成し、これを浮遊
ゲートに注入する。
この場合の選択書き込みの電位量１系は一例を示せば、
上記衣の各選択書込みの欄のうち右欄の通りである。メ
モリセルＭ４に書込む場合は、メモリセルＭ１〜Ｍ３を
三極前動作領域で導通させて、メモリセルＭ４のみ五極
管動作碩域に設定する。
上記衣の各選択書込みの欄のうち右欄の通りである。メ
モリセルＭ４に書込む場合は、メモリセルＭ１〜Ｍ３を
三極前動作領域で導通させて、メモリセルＭ４のみ五極
管動作碩域に設定する。
次にメモリセルＭ３に書込む場合には、メモリセルＭ、
Ｍ２およびＭ４を三極前動作領域で導通させて、メモリ
セルＭ３のみ五極管動牛領域に設定すればよい。−括消
去および読出しの動作は、トンネル注入型の場合と同様
である。そして続出し動作では消去ゲートをＮＡＮＤセ
ルのソースと共に接地することで、やはりセル電流の減
少を抑制することができる。
Ｍ２およびＭ４を三極前動作領域で導通させて、メモリ
セルＭ３のみ五極管動牛領域に設定すればよい。−括消
去および読出しの動作は、トンネル注入型の場合と同様
である。そして続出し動作では消去ゲートをＮＡＮＤセ
ルのソースと共に接地することで、やはりセル電流の減
少を抑制することができる。
第４図は一個のメモリセルに対して一個の選択トランジ
スタを設けた実施例のＥ２ＰＲＯＭを第１図に対応させ
て示す平面図である。第５図（ａ）（ＢＨｃ）はそれぞ
れ第４図のＡ−Ａ’−Ｂ−Ｂ′、ｃ−ｃ′断面図である
。先のＮＡＮＤセルの実施例と対応する部分には、同一
符号を１寸して詳細な説明は省く。
スタを設けた実施例のＥ２ＰＲＯＭを第１図に対応させ
て示す平面図である。第５図（ａ）（ＢＨｃ）はそれぞ
れ第４図のＡ−Ａ’−Ｂ−Ｂ′、ｃ−ｃ′断面図である
。先のＮＡＮＤセルの実施例と対応する部分には、同一
符号を１寸して詳細な説明は省く。
この実施例においても、消去ゲート１１を選択トランジ
スタのソースに接続して続出し時これを接地することに
より、先の実施例と同様に特性が改善される。
スタのソースに接続して続出し時これを接地することに
より、先の実施例と同様に特性が改善される。
第６図は、ＮＡＮＤセルのドレイン側にも選択トランジ
スタを設けた場合の実施例を、第１図に対応させて示す
、特にトンネル注入型の場合、この構成を採用すること
により非選択セルでの誤書込みなどを確実に防止するこ
とができるので、有効である。
スタを設けた場合の実施例を、第１図に対応させて示す
、特にトンネル注入型の場合、この構成を採用すること
により非選択セルでの誤書込みなどを確実に防止するこ
とができるので、有効である。
本発明は上記実施例に限られない２例えば消去ゲートは
、更に低抵抗にするため金属や金属シリサイドを用いて
もよいし、あるいはこれらと多結晶シリコンの組合せを
用いてもよい。
、更に低抵抗にするため金属や金属シリサイドを用いて
もよいし、あるいはこれらと多結晶シリコンの組合せを
用いてもよい。
［発明の効果］
以上述べたように本発明によれば、消去ゲートを、デー
タ読み出し時のソース配線として利用することにより、
ソース拡散層幅を広げることなく、セル電流の減少を抑
制することかでき、高速読み出しが可能で、誤読み出し
か少ない高信顆性のＥ２ＰＲＯＭが実現できる。
タ読み出し時のソース配線として利用することにより、
ソース拡散層幅を広げることなく、セル電流の減少を抑
制することかでき、高速読み出しが可能で、誤読み出し
か少ない高信顆性のＥ２ＰＲＯＭが実現できる。
第１図は、本発明の一実施例の一括消去型Ｅ２ＰＲＯＭ
におけるＮＡＮＤセルを示す平面図、第２図（ａ） 〜
（Ｃ）は第１図のＡ−Ａ′、Ｂ−Ｂ′、ｃ−ｃ’断面図
、第３図はその等価回路図、第４図は池の実施例のセル
の平面図、第５図（ａ）〜（Ｃ）は第４図のＡ−Ａ′、
Ｂ−Ｂ′、Ｃ−Ｃ′断面図、第６図は他の実施例のＮＡ
ＮＤセルを示す平面図である。 ■・・・シリコン基板、２・・・素子分離絶縁膜、３・
・・第２ゲート絶縁膜、４１〜４４・・・浮遊ゲート、
４５・・・選択ゲート、５・・・第５ゲート絶縁膜、６
１〜６４・・・制御ゲート、８・・・ビット線、９・・
・ソース。 ドレイン拡散層、１０・・・ＮＡＮＤセルのソース、１
１・・・消去ゲート、１２・・・第１ゲート絶縁膜、１
３・・・第３ゲート絶縁膜、１４・・・第４ゲート絶縁
膜、Ｍ （Ｍ１〜Ｍ４）・・・メモリセル、Ｓ・・・選
択ＭＯＳトランジスタ、ＳＧ・・・選択ゲート、ＣＧ（
ＣＧ１〜ＣＧ４）制御ゲート、ＥＧ・・・消去ゲー第１
図 （ａ） 第３図 第４図 （ａ） （ｂ）
におけるＮＡＮＤセルを示す平面図、第２図（ａ） 〜
（Ｃ）は第１図のＡ−Ａ′、Ｂ−Ｂ′、ｃ−ｃ’断面図
、第３図はその等価回路図、第４図は池の実施例のセル
の平面図、第５図（ａ）〜（Ｃ）は第４図のＡ−Ａ′、
Ｂ−Ｂ′、Ｃ−Ｃ′断面図、第６図は他の実施例のＮＡ
ＮＤセルを示す平面図である。 ■・・・シリコン基板、２・・・素子分離絶縁膜、３・
・・第２ゲート絶縁膜、４１〜４４・・・浮遊ゲート、
４５・・・選択ゲート、５・・・第５ゲート絶縁膜、６
１〜６４・・・制御ゲート、８・・・ビット線、９・・
・ソース。 ドレイン拡散層、１０・・・ＮＡＮＤセルのソース、１
１・・・消去ゲート、１２・・・第１ゲート絶縁膜、１
３・・・第３ゲート絶縁膜、１４・・・第４ゲート絶縁
膜、Ｍ （Ｍ１〜Ｍ４）・・・メモリセル、Ｓ・・・選
択ＭＯＳトランジスタ、ＳＧ・・・選択ゲート、ＣＧ（
ＣＧ１〜ＣＧ４）制御ゲート、ＥＧ・・・消去ゲー第１
図 （ａ） 第３図 第４図 （ａ） （ｂ）
Claims (6)
- （１）半導体基板上に、電気的に書替え可 能な複数のメモリセルと、これらのメモリセルのソース
に接続された選択トランジスタとを配列してメモリアレ
イが構成され、前記メモリセルは、基板上に浮遊ゲート
と制御ゲート、および浮遊ゲートと容量結合する消去ゲ
ートが積層されて構成された不揮発性半導体メモリ装置
において、前記消去ゲートは前記選択トランジスタのソ
ースと電気的に接続されていることを特徴とする不揮発
性半導体メモリ装置。 - （２）前記メモリセルのデータの読み出し は、前記消去ゲートを接地してドレインに読み出し電圧
を印加してチャネル電流を感知することにより行う請求
項１記載の不揮発性半導体メモリ装置。 - （３）半導体基板上に、電気的に書替え可 能な複数のメモリセルを直列接続してなる複数のＮＡＮ
Ｄセルと、これらのＮＡＮＤセルのソースに接続された
選択トランジスタとを配列してメモリアレイが構成され
、前記メモリセルは、基板上上に浮遊ゲートと制御ゲー
ト、および浮遊ゲートと容量結合する消去ゲートが積層
されて構成された不揮発性半導体メモリ装置において、
前記消去ゲートはＮＡＮＤセル内で共通に配設され、か
つ前記選択トランジスタのソースと電気的に接続されて
いることを特徴とする不揮発性半導体メモリ装置。 - （４）前記ＮＡＮＤセル内のメモリセルの データ読出しは、選択されたＮＡＮＤセルの選択ＭＯＳ
トランジスタおよびそのＮＡＮＤセル内の非選択メモリ
セルの制御ゲートにオン電圧を印加し、ドレインに読出
し電圧を印加してチャネル電流を感知することにより行
う請求項３記載の不揮発性半導体メモリ装置。 - （５）前記浮遊ゲートへの電子注入は、基 板から、トンネル電流によって行う請求項１ないし４い
ずれかに記載の不揮発性半導体メモリ装置。 - （６）前記浮遊ゲートへの電子の注入は基 板から、ホット・エレクトロン注入によって行う請求項
１ないし４いずれかに記載の不揮発性半導体メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070928A JP2723247B2 (ja) | 1988-03-25 | 1988-03-25 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070928A JP2723247B2 (ja) | 1988-03-25 | 1988-03-25 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243590A true JPH01243590A (ja) | 1989-09-28 |
| JP2723247B2 JP2723247B2 (ja) | 1998-03-09 |
Family
ID=13445664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63070928A Expired - Lifetime JP2723247B2 (ja) | 1988-03-25 | 1988-03-25 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723247B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JP2010050208A (ja) * | 2008-08-20 | 2010-03-04 | Renesas Technology Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203697A (ja) * | 1982-05-20 | 1983-11-28 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-03-25 JP JP63070928A patent/JP2723247B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203697A (ja) * | 1982-05-20 | 1983-11-28 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JP2010050208A (ja) * | 2008-08-20 | 2010-03-04 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723247B2 (ja) | 1998-03-09 |
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