JPH01131920A

JPH01131920A - パラレルーパラレル変換回路

Info

Publication number: JPH01131920A
Application number: JP29113187A
Authority: JP
Inventors: Hidekazu Owashi; 英一小鷲
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-05-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパラレル−パラレル変換を行う回路に関し、特
にｍビット単位に入力される連続するビット列中の任意
の点から固定ｎビットを取り出す方式に関する。本発明
はＭＨ，ＭＲ方式に基づく符号化における変化点検出お
よび復号化における可変長符号復号回路に対して特に有
効である。

〔従来の技術〕

イメージ処理や通信の分野においては、連続するデータ
を通常、ｍビット　（ｍは定数）単位でパラレルに取り
扱っている。たとえば、８ビツト・コンピュータではバ
イト単位、１６ビツト・コンピュータでは２バイト単位
での処理が行われる。

−度に取り扱うことのできるビットの集まりをワードと
呼ぶ。ここで、連続する入力データ中の特定パターン（
ｎビット長：ｎは定数とする）を検出しようとする場合
について考える。このパターンはあるワードと次のワー
ドの間にまたがっている可能性がある。したがってこの
パターンを検出するためにはｍビット単位で入力される
連続ビット中の任意の点からの固定ｎビットを取り出す
操作が必要となる。

このような操作が行われるのは、イメージ処理において
は連続する二値画像のデータ中の色が変化する（ビット
が“０”から“１”もしくは、“１″から“０”に変化
する）ビット位置を検出する場合や、ＭＨ／ＭＲ等の符
号化法を用いて符号化した可変長符号列の復号化を行う
場合、ＭＨ／ＭＲ符号可方符号語方式ＥＬＯ符号の検索
の場合等である。また、通信の分野では通信の同期が外
れた時に次のパケットの開始フラグを検索する場合に用
いられる。

このような場合、従来はパラレルの入力データを１度、
シリアルに変換して、シリアルデータをシフトレジスタ
にラッチして再びパラレル・データに変換するという操
作が行われていた。

第６図に従来例のブロック図を、第７図にこの従来例に
よる動作の例を示す。入力ビット列の例として、第２図
のデータを用いる。ここでは、入力／出力ともにデータ
は８ビツトであるとする。

第６図に於い°て、シフト・レジスタ６０１は、ラッチ
パルス発生器６０３からの信号によりパラレルで入力し
たデータを、シフト数積算回路６０４からのシフト信号
で１ビツトずつ出力レジスタ６０２へ送る。シフト数積
算回路６０４は外部から入力したシフト数の数だけシフ
ト信号を出力する。このシフト信号は出力レジスタ６０
２へも与えられる。出力レジスタ６０２に入った値は、
そのまま出力データとなる。シフト数積算回路６０４は
、外部から入力したシフト数を積算しており、これが８
になるとラッチパルス発生器６０３に知らせる。ラッチ
パルス発生器６０３はこれを受けてシフト・レジスタ６
０１はへラッチ信号を送る。

この例で、入力データの先頭から数えて８ビツト目から
連続する８ビツトを取り出す場合を考える。シフト・レ
ジスタ６０１に１バイト目のデータが入っている状態で
、まず、これを出力レジスタ６０２に入れるために８ク
ロックかかる（第７図の第１行めの状態になる）。この
状態で、シフト数積算回路６０４内の清算値が８になる
ので、シフト・レジスタ６０１には２バイト目のデータ
がラッチされる。さらに、このデータの８ビツト目から
連続する８ビツトを取り出すためにあと７ビツトシフト
する必要がある。これには、７クロックかかる。この例
では、所望の処理を行うために１５クロックかかること
がわかる。

この例のような方法は、処理するデータ量が比較的少な
く高速な処理を必要としていない場合は有効であった。

しかし、社会の高度情報化にともない、多量のデータに
対してワードと次のワードの間にまたがっているパター
ンを検出するような操作を行うことが必要となってきて
いる現在、高速にこのパラレル−パラレル変換を行う回
路が望まれている。

〔発明が解決しようとする問題点〕

しかしながら、前述のように、従来の方式では入力符合
例を１ビツトずつシフトスるために、ワード境界にまた
がるデータの取り出しに時間がかかるという問題があっ
た。従来、符合化や複号可など他の処理に時間がかかっ
ていた時はワード境界にまたがるデータの取り出しに時
間がかかることは、あまり問題にならなかった。しかし
、符′合可や複号可の処理時間が回路技術の進歩によっ
て高速化し、また、操作の高解像化によって１ライン当
たりの符合量が増加してくるとデータ取り出しでの処理
速度が問題になってくる。

〔発明の従来技術に対する独創性の内容〕本発明は、前
述した従来の方法に対し、入力したパラレル・データを
一旦シリアル・データに変換することを行わず、パラレ
ル・データのまま取り扱うという独創的内容を有する。

〔問題点を解決するための手段〕

本発明のパラレル−パラレル変換回路は、ｍビット　（
ｍは２以上の定数）単位でパラレルに入力されるデータ
を交互にラッチする２組のｍビット幅の入力レジスタと
、入力レジスタの値を任意ビット・シフトしてｎビット
　（ｍ≧ｎ）を取り比すことが出来るシフト回路、シフ
ト数を積算するシフト数積算器、及び、シフト数積算器
の検出値によって入力レジスタのラッチパルスを発生さ
せるラッチパルス発生回路を有する。

〔実施例１〕次に、本発明の実施例１について図面を参照して説明す
る。

第１．２．３図は本発明の実施例１である。本発明によ
るパラレル−パラレル変換回路の実施例１のブロック図
を第１図に示す。本発明のパラレル−パラレル変換回路
は、入力レジスタ１０１゜１０２、マルチプレクサ４０
１，４０２、バレルシフタ４０３、ラッチパルス発生器
１０６、および、シフト数積算器１０７から構成されて
いる。

この例に於いても、入力／出力ともにデータは８ビツト
であるとする。また同図に於いて、各レジスタのビット
順は図中、上部がＭＳＢ、下部がＬＳＢである。

第２図は、処理すべき入力ビット列の例である。

同図では、データは８ビット単位で扱われている。

また、第３図は、本発明の実施例１の動作例である。

次に本発明の実施例１の動作について説明する。

まず、第２図に示した入力ビツト列の１バイトめを入力
レジスタ１０１に、２バイトめを入力レジスタ１０２に
それぞれラッチする。入力データは、以降、入力レジス
タ１０１、入力レジスタ１０２、の順に１バイトずつ交
互に入力される。

マルチプレクサ４０１，４０２は、データを入力レジス
タ１０１か入力レジスタ１０２から入力するが、最初は
マルチプレクサ４０１には入力レジスタ１０１から、マ
ルチプレクサ４０２には入力レジスタ１０２から入力す
る。この入力信号は、シフト数積算器１０７によって与
えられる。シフト数積算器１０７は、外部からシフト数
を入力してバレルシフタ４０３にシフト数を与えると同
時に、入力されるシフト数を次々に積算する。バレルシ
フタ４０３は、与えられたシフト数だけＭＳＢ側から数
え、（シフト数＋１）ビットめから８ビツトのデータを
出力データとする。シフト数積算器１０７でのシフト数
の積算が８になると、シフト数積算器１０７はラッチパ
ルス発生器１０６に信号を送る。ラッチパルス発生器１
０６は、入力レジスタ１０１にラッチ信号を出して３バ
イトめのデータを入力レジスタ１０１にラッチする。

シフト数積算器１０７はマルチプレクサ４０１゜４０２
に信号を出し、今度は、マルチプレクサ４０１には入力
レジスタ１０２から、マルチプレクサ４０２には入力レ
ジスタ１０１から、データを入力する。即ち、マルチプ
レクサ４０１には入力ビット列の２バイトめが、マルチ
プレクサ４０２には入力ビツト列の３バイトめが入力さ
れる。従って、バレルシフタ４０３のＬＳＢ側には、常
に、先に入力されたバイトが入ることになる。

この例で、入力データの先頭から数えて８ビツト目から
連続する８ビツトを取り出す場合を考える。入力レジス
タ１０１に１バイトめが入力されている状態から始めて
、入力レジスタ１０２に２バイトめが入力されるのに１
クロック、マルチプレクサ４０１，４０２にデータをラ
ッチして、バレルシフタ４０３でデータを選択スるのに
１クロックかかったとしても、計２り四ツクしかかから
ない。実際には、入力レジスタへの入力は、前のデータ
によるシフト動作と同時に行えるので、データを取り出
すのにかかるのは、実質１クロックであると言える。

〔実施例２〕第４図は本発明の実施例２、第５図は、本発明の実施例
２の動作例である。本発明の実施例２はバレルシフタを
用いて実施例１と同じ機能を実現した例である。

第４図に於けるパラレル−パラレル変換回路は、入力レ
ジスタ１０１，１０２．バレルシフタ１０３．１０４、
出力レジスタ１０５、ラッチパルス発生器１０６、およ
び、シフト数積算器１０７から構成される。

この例で、入力データの先頭から数えて８ビツト目から
連続する８ビツトを取り出す場合を考える。実施例１と
同様に、入力ビツト列の１バイトめを入力レジスタ１０
１に、２バイトめを入力レジスタ１０２に、それぞれラ
ッチする。入力データは、以降、入力レジスタ１０１、
入力レジスタ１０２、の順に１バイトずつ交互に入力さ
れる。

次に、バレルシフタ１０３には入力レジスタ１０１から
、バレルシフタ１０４には入力レジスタ１０２から入力
する。シフト数積算器１０７は、外部からシフト数を入
力してバレルシフタ１０３．１０４に与える。今、入力
データの先頭から数えて８ビツト目から連続する８ビツ
トを取り出すとすると、バレルシフタ１０３のＭＳＢが
出力レジスタ１０５のＬＳＢに、バレルシフタ１０４の
ＬＳＢから７ビツトめまでが出力レジスタ１０５の２ビ
ツトめから８ビツトめまでにはいるように、シフト数積
算器１０７は、バレルシフタ１０３に対してはＬＳＢ側
に７ビツトシフト、バレルシフタ１０４に対してはＭＳ
Ｂ側に１ビツトシフト、という信号をそれぞれ与える。

出力レジスタ１０５では、バレルシフタ１０３，１．０
４から入力したデータの論理ＯＲをとって、出力データ
とする。このあと、シフト数積算器１０７でのシフト数
の積算が８になると、シフト数積算器１．０７はラッチ
パルス発生器１０６に信号を送り、ラッチパルス発生器
１０６は、入力レジスタ１０１にラッチ信号を出して３
バイトめのデータを入力レジスタ１０１にラッチする、
という動作は、実施例１での動作と同様である。

この例に於いても、入力レジスタへの入力に要する時間
を無視して考えれば、データ取り出しにかかるクロック
数は１クロックですむ。

〔発明の効果〕

以上説明したように、本発明を適用することによって、
ｍブロック単位で入力されるデータの任意の位置からの
ｎビット、特にワード境界にまたがるデータを高速に取
り出すことが出来る。

【図面の簡単な説明】

第１図は本発明によるパラレル−パラレル変換回路の実
施例１のブロック図、第２図は処理すべき入力ビット列
の例、第３図は本発明の実施例１の動作例、第４図は本
発明の実施例２、第５図は本発明の実施例２の動作例、
第６図は従来例のブロック図を、第７図はこの従来例に
よる動作の例を示す。１０１・・・・・・入力レジスタ、１０２・・・・・・
入力レジスタ、１０３・・・・・・バレルシフタ、１０
４・・・・・・バレルシフタ、１０５・・・・・・出力
レジスタ、１０６・・・・・・ラッチパルス発生器、１
０７・・・・・・シフト数積算器、４０１・・・・・・
マルチプレクサ、４０２・・・・・・マルチプレクサ、
４０３・・・・・・バレルシフタ、６０１・・・・・・
シフト・レジスタ、６０２・・・・・・出力レジスタ、
６０３・・・・・・ラッチパルス発生器、６０４・・・
・・・シフト数積算回路。代理人　弁理士　　内　原　　　晋多乙図

Claims

【特許請求の範囲】

ｍビット（ｍは２以上の定数）単位でパラレルに入力さ
れるデータを交互にラッチする２組のビット幅の入力レ
ジスタと、入力レジスタの値を任意ビット・シフトして
ｎビット（ｍ≧ｎ）を取り出すことが出来るシフト回路
、シフト数を積算するシフト数積算器、および、シフト
数積算器の積算値によって入力レジスタのラッチパルス
を発生させるラッチパルス発生回路を具備し、ｍビット
単位で入力される連続するビット列中の任意の位置から
の固定長ｎビットを１クロックで取り出すことを特徴と
するパラレル−パラレル変換回路。