JPS62135932A - ビツトシフト装置 - Google Patents
ビツトシフト装置Info
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- JPS62135932A JPS62135932A JP60276002A JP27600285A JPS62135932A JP S62135932 A JPS62135932 A JP S62135932A JP 60276002 A JP60276002 A JP 60276002A JP 27600285 A JP27600285 A JP 27600285A JP S62135932 A JPS62135932 A JP S62135932A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はビットシフト装置に関し、特に連続して入力す
るｎビットデータの系列からｍビットシフトしたｎビッ
トデータの系列をリアルタイムに得るビットシフト装置
に関する。
るｎビットデータの系列からｍビットシフトしたｎビッ
トデータの系列をリアルタイムに得るビットシフト装置
に関する。
［従来の技術］
従来、小容量のビットシフト回路（例えば米国フェアチ
ャイルド社製の４ビツトシフタＦ３５０）は知られてい
るが、大容量のｉ！！！続して入力するｎビットデータ
の系列からｍビットシフトしたｎビットデータの系列を
リアルタイムに得るビットシフト装置は存在しなかった
。仮に、大容量の連続して入力するｎビットデータの系
列をｍビットだけ待って頭出しをし、その後にｎビット
づつ区切ったｎビットデータの系列を出力するようなヒ
ツト７７ト装だを考えることもできるが、しかしこれで
は頭出しの時間が一定しないから、リアルタイムの要求
には応し得ない。
ャイルド社製の４ビツトシフタＦ３５０）は知られてい
るが、大容量のｉ！！！続して入力するｎビットデータ
の系列からｍビットシフトしたｎビットデータの系列を
リアルタイムに得るビットシフト装置は存在しなかった
。仮に、大容量の連続して入力するｎビットデータの系
列をｍビットだけ待って頭出しをし、その後にｎビット
づつ区切ったｎビットデータの系列を出力するようなヒ
ツト７７ト装だを考えることもできるが、しかしこれで
は頭出しの時間が一定しないから、リアルタイムの要求
には応し得ない。
［発明が解決しようとする問題点〕
本発明は上述した従来技術を背景になされたものであっ
て、その目的とする所は、簡単な構成で大容量の連続し
て入力するｎビットデータの系列からｍビットシフトし
たｎビットデータの系列をリアルタイムに得るビットシ
フト装置を提供することにある。
て、その目的とする所は、簡単な構成で大容量の連続し
て入力するｎビットデータの系列からｍビットシフトし
たｎビットデータの系列をリアルタイムに得るビットシ
フト装置を提供することにある。
Ｌ問題点を解決するための手段］
この問題を解決する一手段として、例えば第１図［詳細
は第４図（ａ）、（ｂ）］に示す実旅例のビットシフト
装置は、例えば連続して入力する１６ビツトデータの系
列Ｄｏ−Ｄ２５６のうち先ずＤＩ６〜Ｄ３１．Ｄ３２〜
Ｄ４７ 、Ｄ４８〜Ｄ６３をシーケンシャルに保持する
バッファ手段２−１．２１−２．２−３と、シフト数発
生回路６の発生するシフト数５＝ＳＯ−３３に従って第
１のビットシフト手段４．５の出力するデータビットＢ
ＬＯ−ＢＬ１５ （始めはＤｏ−Ｄ１５）及び第２のビ
ットシフト手段３の出力するデータビットＢＨＯ−ＢＨ
１５をＳビットだけパラレルシフトする第１のビットシ
フト手段４と、前記シフト数Ｓを累積加算した加算結果
のキャリーＣＲＹと余りのシフト数Ｚ＝ＺＯ−２３を出
力する４ビツト（１Ｂ＝２’）の累積演算手段７−１．
７−２と、前記累積演算手段出力の余りのシフト数Ｚに
従って前記４７２７手段の保持する第１及び第２のビッ
トデータＤ１６〜Ｄ３１．Ｄ３２〜Ｄ４７をＺビットだ
けパラレルシフトする第２のビットシフト手段３と、前
記累積演算手段出力のキャリーＣＲＹ＝ １に従って前
記第２のビットシフト手段３に入力するデータビットＤ
Ｉ６〜０３１．Ｄ３２〜Ｄ４７を１６ビツト分更新して
Ｄ３２〜Ｄ４７、Ｄ４８〜Ｄ６３とする入力データ更新
手段７を備える。
は第４図（ａ）、（ｂ）］に示す実旅例のビットシフト
装置は、例えば連続して入力する１６ビツトデータの系
列Ｄｏ−Ｄ２５６のうち先ずＤＩ６〜Ｄ３１．Ｄ３２〜
Ｄ４７ 、Ｄ４８〜Ｄ６３をシーケンシャルに保持する
バッファ手段２−１．２１−２．２−３と、シフト数発
生回路６の発生するシフト数５＝ＳＯ−３３に従って第
１のビットシフト手段４．５の出力するデータビットＢ
ＬＯ−ＢＬ１５ （始めはＤｏ−Ｄ１５）及び第２のビ
ットシフト手段３の出力するデータビットＢＨＯ−ＢＨ
１５をＳビットだけパラレルシフトする第１のビットシ
フト手段４と、前記シフト数Ｓを累積加算した加算結果
のキャリーＣＲＹと余りのシフト数Ｚ＝ＺＯ−２３を出
力する４ビツト（１Ｂ＝２’）の累積演算手段７−１．
７−２と、前記累積演算手段出力の余りのシフト数Ｚに
従って前記４７２７手段の保持する第１及び第２のビッ
トデータＤ１６〜Ｄ３１．Ｄ３２〜Ｄ４７をＺビットだ
けパラレルシフトする第２のビットシフト手段３と、前
記累積演算手段出力のキャリーＣＲＹ＝ １に従って前
記第２のビットシフト手段３に入力するデータビットＤ
Ｉ６〜０３１．Ｄ３２〜Ｄ４７を１６ビツト分更新して
Ｄ３２〜Ｄ４７、Ｄ４８〜Ｄ６３とする入力データ更新
手段７を備える。
［作用〕
かかる第１図の構成において、例えば連続して入力する
１６ビツトデータの系列をＤｏ−Ｄｉ５、ＤＩ６〜Ｄ３
１．・・・とし、これを１８ビツトシフトした１６ビツ
トデータの系列Ｄ１８〜Ｄ３３、Ｄ３４〜Ｄ４９．・・
・を得る場合は、先ずレジスタ５には第１の１６ビツト
入力データＤｏ−Ｄ１５が、レジスタ２−１．２−２．
２−３には第２〜ｔ５４の１６ビツト入力データＤＩ６
〜Ｄ３１、Ｄ３２〜Ｄ４７．Ｄ４８〜Ｄ６３が夫々格納
される。
１６ビツトデータの系列をＤｏ−Ｄｉ５、ＤＩ６〜Ｄ３
１．・・・とし、これを１８ビツトシフトした１６ビツ
トデータの系列Ｄ１８〜Ｄ３３、Ｄ３４〜Ｄ４９．・・
・を得る場合は、先ずレジスタ５には第１の１６ビツト
入力データＤｏ−Ｄ１５が、レジスタ２−１．２−２．
２−３には第２〜ｔ５４の１６ビツト入力データＤＩ６
〜Ｄ３１、Ｄ３２〜Ｄ４７．Ｄ４８〜Ｄ６３が夫々格納
される。
−ノｊ、４ピントの累積加算手段７−１．７−２は直前
のシフト砂Ｓ までを室部加算した加ｐ＆ｌｌ果として
始めはキャリーＣＲＹ＝Ｏと余りのシフト数Ｚ＝０を出
力している。従って、第２のビットシフト手段３は累積
加算手段出力の余りのシフ）ｆｉｏに従って第２及び第
３の入力データビットＤＩ６〜Ｄ３１．Ｄ３２〜Ｄ４７
をＯビットだけパラレルシフトし、ラインＢＨＯ−ＢＨ
１５にＤ１６〜Ｄ３１を出力している。即ち、第１のシ
フト回路４の一方の入力に帰還される１６ビツトデータ
ＢＬＯ〜ＢＬ１５ （始めはＤＯ〜Ｄ１５）に対してず
れの無い１６ビツトデータＤ１６〜Ｄ３１を提供してい
る。
のシフト砂Ｓ までを室部加算した加ｐ＆ｌｌ果として
始めはキャリーＣＲＹ＝Ｏと余りのシフト数Ｚ＝０を出
力している。従って、第２のビットシフト手段３は累積
加算手段出力の余りのシフ）ｆｉｏに従って第２及び第
３の入力データビットＤＩ６〜Ｄ３１．Ｄ３２〜Ｄ４７
をＯビットだけパラレルシフトし、ラインＢＨＯ−ＢＨ
１５にＤ１６〜Ｄ３１を出力している。即ち、第１のシ
フト回路４の一方の入力に帰還される１６ビツトデータ
ＢＬＯ〜ＢＬ１５ （始めはＤＯ〜Ｄ１５）に対してず
れの無い１６ビツトデータＤ１６〜Ｄ３１を提供してい
る。
次に第１のビットシフト手段４は例えばプログラムされ
たシフト数５＝１０に従ってレジスタ５の１６ビツトデ
ータＤＯ〜０１５及び第２のビットシフト手段３の出力
する１６ビツトデータＤ１６〜Ｄ３１を１０ヒツトだけ
パラレルシフトし、レジスタ５にＤＩＯ〜Ｄ２５を保持
する。
たシフト数５＝１０に従ってレジスタ５の１６ビツトデ
ータＤＯ〜０１５及び第２のビットシフト手段３の出力
する１６ビツトデータＤ１６〜Ｄ３１を１０ヒツトだけ
パラレルシフトし、レジスタ５にＤＩＯ〜Ｄ２５を保持
する。
次に累積加算手段７−１．７−２は直前までの累積シフ
ト数Ｏに今回のシフト数ｌＯを累積加算して加ｒ！結果
のキャリーＣＲＹ＝０と余りのシフト数Ｚ＝ｌＯを出力
する。即ち、続くシフト動作に備え、第２のシフト回路
３が第１のシフト回路４の一方の入力に帰還される１６
ビツトデータＢＬＯ〜ＢＬ１５（次はＤＩＯ〜Ｄ２５）
に対してずれの無い１６ビツトデータＤ２６〜Ｄ４１を
提供することを可能にするためである。
ト数Ｏに今回のシフト数ｌＯを累積加算して加ｒ！結果
のキャリーＣＲＹ＝０と余りのシフト数Ｚ＝ｌＯを出力
する。即ち、続くシフト動作に備え、第２のシフト回路
３が第１のシフト回路４の一方の入力に帰還される１６
ビツトデータＢＬＯ〜ＢＬ１５（次はＤＩＯ〜Ｄ２５）
に対してずれの無い１６ビツトデータＤ２６〜Ｄ４１を
提供することを可能にするためである。
また、もしキャリーＣＲＹ＝１となったときは入力デー
タ更新手段７は第２のビットシフト手段３に入力するデ
ータビットＤ１６〜Ｄ３１ 、Ｄ３２〜Ｄ４７を１６ヒ
ツト分更新してＤ３２〜Ｄ４７、Ｄ４８〜Ｄ６３とする
。こうして、ずれの無いビットシフト動作が繰り返され
、ずれのない出力シフトデータが順次形成される。
タ更新手段７は第２のビットシフト手段３に入力するデ
ータビットＤ１６〜Ｄ３１ 、Ｄ３２〜Ｄ４７を１６ヒ
ツト分更新してＤ３２〜Ｄ４７、Ｄ４８〜Ｄ６３とする
。こうして、ずれの無いビットシフト動作が繰り返され
、ずれのない出力シフトデータが順次形成される。
［実施例コ
以下、添イづ図面を参照して本発明に係る実施例を詳細
に説明する。
に説明する。
第１図は実施例のビットシフト装置のブロック構成図で
ある０図において、１は記憶回路であり、該記憶回路１
には例えばＭＨ符号、ＭＲ符号等に符号化圧縮されたコ
ードのビット系列が１６ヒツト単位で順次記憶されてい
る。このような記憶手段１はＲＡＭ又はラッチ回路等に
より実現できる。２は複数のパラレル１６ビツトレジス
タからなるレジスタ回路であり、記憶回路１より順に読
み出した１６ビツトデータは複数のレジスタに順にスト
アされる。３．４は第２及び第１のシフト回路であり、
各シフト回路は３１ビツトのパラレル入力データビット
についてＯ〜１５ビットまでの任意ビット数のビットパ
ラレルシフトラ行い、１６ビツトのシフトデータを出力
する。５は出力データを保持する１６ビツトのレジスタ
、６は例えばプログラムされたシフト数Ｓを発生するシ
フト数発生回路、７はシフト数Ｓを累積加算するアキュ
ムレータ７−１．７−２を含み、及びキャリーＣＲＹに
従って１６ビツト入力データの更新制御を行うシフト制
御回路である。
ある０図において、１は記憶回路であり、該記憶回路１
には例えばＭＨ符号、ＭＲ符号等に符号化圧縮されたコ
ードのビット系列が１６ヒツト単位で順次記憶されてい
る。このような記憶手段１はＲＡＭ又はラッチ回路等に
より実現できる。２は複数のパラレル１６ビツトレジス
タからなるレジスタ回路であり、記憶回路１より順に読
み出した１６ビツトデータは複数のレジスタに順にスト
アされる。３．４は第２及び第１のシフト回路であり、
各シフト回路は３１ビツトのパラレル入力データビット
についてＯ〜１５ビットまでの任意ビット数のビットパ
ラレルシフトラ行い、１６ビツトのシフトデータを出力
する。５は出力データを保持する１６ビツトのレジスタ
、６は例えばプログラムされたシフト数Ｓを発生するシ
フト数発生回路、７はシフト数Ｓを累積加算するアキュ
ムレータ７−１．７−２を含み、及びキャリーＣＲＹに
従って１６ビツト入力データの更新制御を行うシフト制
御回路である。
第２図〜第３図（ａ）、（ｂ）はシフト回路の基本的動
作の説明に係り、第２図はシフト回路の回路図、第３図
（ａ）はシフト回路の動作を示す説ＩＪｊ図、第３図（
ｂ）は４ビツトシフタ６１〜７６の動作を示す説明図で
ある。第２図において、１００は４ビツトＳＯ〜Ｓ３か
らなるシフトコ−ドのうち上位の２ビットＳ２．Ｓ３を
入力として合計４個の択一的な選択信号ＢＯ／〜Ｂ３／
（但し、／は負論理ＮＯＴを意味する）を出力するデコ
ーダである０選択信号ＢＯ／がＬＯＷしでルの時はシフ
トブロック１０１を付勢し、選択信号Ｂ１／がＬＯＷレ
ベルの時はシフトブロック１０２を付勢し、選択信号Ｂ
２／がＬＯＷレベルの時はシフトブロック１０３を付勢
し、選択信号Ｂ３／がＬＯＷレベルの時はシフトブロッ
ク１０４を付勢する。１０１〜１０４はシフトブロック
であり１例えばシフトブロック１０１においては、４つ
の４ビツトシフタ６１〜６４に対して共通の出力付勢信
号ＢＯ／及びシフトコードビット５Ｏ１Ｓ１が与えられ
ており、更に４ビツトシフタ６１〜６４の各出力ビット
ＡＯ〜Ａ３．Ａ４〜Ａ７゜Ａ８〜Ａ１１．ＡＩ２〜Ａ１
５の信号は合計１６ビツトのパラレル出力ビツトデータ
ＡＯ−Ａ１５を形成する。６１〜７６は各シフトブロッ
ク１０１−１０４を構成する同一の４ビツトシツクチツ
プ（例えば米国フェアチャイルド社のＦ３５０）である
０例えば４ビツトシフタ６１の動作について第３図（ｂ
）を参照して説明をすると、パラレルビットデータの入
力端子Ｉ３〜Ｉ−３にはパラレル入力データビラ）Ｄｏ
−Ｄ６が接続され、またシフトデータの出力端子Ｙ３〜
Ｙｏには出力データビットラインＡＯ〜Ａ３が接続され
ている。４ビツトシフタ６１はその出力付勢端子ＯＥに
選択信号ＢＯ／のＬＯＷレベルが与えられている状態で
は出力端子Ｙ３〜ｙｏの信号レベルが付勢され、また選
択信号ＢＯ／のＨＩＧＨレベルが与えられている状態で
は出力端子Ｙ３〜ｙｏの信号レベルがハイインピーダン
スレベルＺである。ピットシフト制御はシフト制ｖ４端
子Ｓｃ、Ｓｌ に与えられるシフトコードの下位２ビッ
トＳｏ、ＳＬによって行われる。即ち、第３図（ｂ）に
おいてシフトコードＳｏ、Ｓｌの内容が０．０のときは
シフト数がＯであってパラレル入力データビラ）ＤＯ〜
Ｄ３の内容がそのまま出力データビツトＡＯ〜Ａ３に現
われる。またシフトコードＳｏ、Ｓｌの内容が１．０の
ときはシフト数が１であってパラレル入力データビラ）
Ｄｉ−０４の内容が１つシフトされて出力データビツト
ＡＯ〜Ａ３に現われる。また同様にしてシフトコードＳ
ｏ、Ｓｌの内容が１、ｌのときはシフト数が３であって
パラレル入力データビラ）Ｄ３〜Ｄ６の内容が３つシフ
トされて出力データビツトＡＯ−Ａ３に現われる。こう
して、シフトブロック１０１では４つの４ビツトシフタ
６１〜６４がその各出力部分を担当する。ビットシフタ
６１はＡＯ−Ａ３、ビットシフタ６２はＡ４〜Ａ７、ビ
ットシフタ６３はＡ８〜Ａｌｌ、ビットシフタ６４はＡ
Ｉ２〜Ａ１５である。シフトブロック１０１〜１０４の
各出力ビットのラインはワイヤードオア（Ｗｌ、Ｗ２゜
Ｗ３）されており、付勢された何れか１つのシフトブロ
ックがデータビットＡＯ〜Ａ１５の信号を有効にする。
作の説明に係り、第２図はシフト回路の回路図、第３図
（ａ）はシフト回路の動作を示す説ＩＪｊ図、第３図（
ｂ）は４ビツトシフタ６１〜７６の動作を示す説明図で
ある。第２図において、１００は４ビツトＳＯ〜Ｓ３か
らなるシフトコ−ドのうち上位の２ビットＳ２．Ｓ３を
入力として合計４個の択一的な選択信号ＢＯ／〜Ｂ３／
（但し、／は負論理ＮＯＴを意味する）を出力するデコ
ーダである０選択信号ＢＯ／がＬＯＷしでルの時はシフ
トブロック１０１を付勢し、選択信号Ｂ１／がＬＯＷレ
ベルの時はシフトブロック１０２を付勢し、選択信号Ｂ
２／がＬＯＷレベルの時はシフトブロック１０３を付勢
し、選択信号Ｂ３／がＬＯＷレベルの時はシフトブロッ
ク１０４を付勢する。１０１〜１０４はシフトブロック
であり１例えばシフトブロック１０１においては、４つ
の４ビツトシフタ６１〜６４に対して共通の出力付勢信
号ＢＯ／及びシフトコードビット５Ｏ１Ｓ１が与えられ
ており、更に４ビツトシフタ６１〜６４の各出力ビット
ＡＯ〜Ａ３．Ａ４〜Ａ７゜Ａ８〜Ａ１１．ＡＩ２〜Ａ１
５の信号は合計１６ビツトのパラレル出力ビツトデータ
ＡＯ−Ａ１５を形成する。６１〜７６は各シフトブロッ
ク１０１−１０４を構成する同一の４ビツトシツクチツ
プ（例えば米国フェアチャイルド社のＦ３５０）である
０例えば４ビツトシフタ６１の動作について第３図（ｂ
）を参照して説明をすると、パラレルビットデータの入
力端子Ｉ３〜Ｉ−３にはパラレル入力データビラ）Ｄｏ
−Ｄ６が接続され、またシフトデータの出力端子Ｙ３〜
Ｙｏには出力データビットラインＡＯ〜Ａ３が接続され
ている。４ビツトシフタ６１はその出力付勢端子ＯＥに
選択信号ＢＯ／のＬＯＷレベルが与えられている状態で
は出力端子Ｙ３〜ｙｏの信号レベルが付勢され、また選
択信号ＢＯ／のＨＩＧＨレベルが与えられている状態で
は出力端子Ｙ３〜ｙｏの信号レベルがハイインピーダン
スレベルＺである。ピットシフト制御はシフト制ｖ４端
子Ｓｃ、Ｓｌ に与えられるシフトコードの下位２ビッ
トＳｏ、ＳＬによって行われる。即ち、第３図（ｂ）に
おいてシフトコードＳｏ、Ｓｌの内容が０．０のときは
シフト数がＯであってパラレル入力データビラ）ＤＯ〜
Ｄ３の内容がそのまま出力データビツトＡＯ〜Ａ３に現
われる。またシフトコードＳｏ、Ｓｌの内容が１．０の
ときはシフト数が１であってパラレル入力データビラ）
Ｄｉ−０４の内容が１つシフトされて出力データビツト
ＡＯ〜Ａ３に現われる。また同様にしてシフトコードＳ
ｏ、Ｓｌの内容が１、ｌのときはシフト数が３であって
パラレル入力データビラ）Ｄ３〜Ｄ６の内容が３つシフ
トされて出力データビツトＡＯ−Ａ３に現われる。こう
して、シフトブロック１０１では４つの４ビツトシフタ
６１〜６４がその各出力部分を担当する。ビットシフタ
６１はＡＯ−Ａ３、ビットシフタ６２はＡ４〜Ａ７、ビ
ットシフタ６３はＡ８〜Ａｌｌ、ビットシフタ６４はＡ
Ｉ２〜Ａ１５である。シフトブロック１０１〜１０４の
各出力ビットのラインはワイヤードオア（Ｗｌ、Ｗ２゜
Ｗ３）されており、付勢された何れか１つのシフトブロ
ックがデータビットＡＯ〜Ａ１５の信号を有効にする。
第２図の構成において、シフト回路は３１ビツトのパラ
レル入力データビットＤＯ〜Ｄ３０について０〜１５ビ
ツトまでのシフトを有効に行う。
レル入力データビットＤＯ〜Ｄ３０について０〜１５ビ
ツトまでのシフトを有効に行う。
即ち、０〜３ビツトまでシフトする場合はパラレル入力
データビットがＤＯ〜Ｄ１８であるシフトブロック１０
１を付勢してその出力ＡＯ−Ａ１５を有効にし、４〜７
ビツトまでシフトする場合はパラレル入力データビット
がＤ４〜Ｄ２２であるシフトブロック１０２を付勢して
その出力ＡＯ〜Ａ１５を有効にし、８〜１１ビツトまで
シフトする場合はパラレル入力データビットがＤ８〜Ｄ
２６であるシフトブロック１０３を付勢して七の出力Ａ
Ｏ−Ａ１５を有効にし、１２〜１５ビツトまでシフトす
る場合はパラレル入力データビットがＤＩ２〜Ｄ３０で
あるシフトブロック１０４を付勢してその出力ＡＯ−Ａ
１５を有効にする。この動作は第３図（ａ）に示されて
いる。
データビットがＤＯ〜Ｄ１８であるシフトブロック１０
１を付勢してその出力ＡＯ−Ａ１５を有効にし、４〜７
ビツトまでシフトする場合はパラレル入力データビット
がＤ４〜Ｄ２２であるシフトブロック１０２を付勢して
その出力ＡＯ〜Ａ１５を有効にし、８〜１１ビツトまで
シフトする場合はパラレル入力データビットがＤ８〜Ｄ
２６であるシフトブロック１０３を付勢して七の出力Ａ
Ｏ−Ａ１５を有効にし、１２〜１５ビツトまでシフトす
る場合はパラレル入力データビットがＤＩ２〜Ｄ３０で
あるシフトブロック１０４を付勢してその出力ＡＯ−Ａ
１５を有効にする。この動作は第３図（ａ）に示されて
いる。
第４図（ａ）、（ｂ）〜第８図は実施例のビットシフト
装置の詳細な動作説明に係り、第４図（＆）、（ｂ）は
ピッ・トシフト装置の回路図、第５図（２Ｌ）はシフト
コードＺＯ〜Ｚ３に対応する第２のシフト回路３の動作
を説明する図、第５図（ｂ）はシフトコードＳＯ〜Ｓ３
に対応する第１のシフト回路４の動作を説明する図、第
６図（ａ）〜（ｄ）はビットシフト装置の動作遷移を説
明する図、第７図は記憶回路１からのデータの読み出し
状態を示すタイミングチャート、第８図は各シフトステ
ートの動作遷移を示すタイミングチャートである。
装置の詳細な動作説明に係り、第４図（＆）、（ｂ）は
ピッ・トシフト装置の回路図、第５図（２Ｌ）はシフト
コードＺＯ〜Ｚ３に対応する第２のシフト回路３の動作
を説明する図、第５図（ｂ）はシフトコードＳＯ〜Ｓ３
に対応する第１のシフト回路４の動作を説明する図、第
６図（ａ）〜（ｄ）はビットシフト装置の動作遷移を説
明する図、第７図は記憶回路１からのデータの読み出し
状態を示すタイミングチャート、第８図は各シフトステ
ートの動作遷移を示すタイミングチャートである。
以上により、例えば連続して入力する１６ビツトデータ
の系列をＤＯ−Ｄ１５．Ｄ１６〜Ｄ３１、・・・とし、
これを１８ビツトシフトした１６ビツトデータの系列Ｄ
１８〜Ｄ３３ 、Ｄ３４〜Ｄ４９、・・・を得る場合を
説明する。
の系列をＤＯ−Ｄ１５．Ｄ１６〜Ｄ３１、・・・とし、
これを１８ビツトシフトした１６ビツトデータの系列Ｄ
１８〜Ｄ３３ 、Ｄ３４〜Ｄ４９、・・・を得る場合を
説明する。
まず、第６図（ａ）のステート（ＳＴＡＴＥ）１におい
て、レジスタ２−１にはＤ１６〜０３１が読み出されて
おり、レジスタ２−２にはＤ３２〜Ｄ４７が読み出され
ており、レジスタ２−３には０４８〜Ｄ６３が読み出さ
れている。この状態では信号ＡＲＤＹ／がＯ（ＬＯＷレ
ベル）であることによりゲート回路２−４と２−７が夫
々付勢され、シフト回路３への一方のデータ入力ＡＬＯ
〜ＡＬ１５はＤＩ６〜Ｄ３１であり、シフト回路３への
もう一方のデータ入力ＡＨＯ−ＡＨ１５はＤ３２〜Ｄ４
７である。この状態で、シフト数発生回路６のプログラ
ムされた出力ＳＯ〜Ｓ３はシフト数Ｓ＝０を保持してお
り、アキュムレータ７−１．７−２の累積加算出力２Ｏ
−２３（レジスタＥの出力）はシフト数Ｚ＝０を保持し
ている。
て、レジスタ２−１にはＤ１６〜０３１が読み出されて
おり、レジスタ２−２にはＤ３２〜Ｄ４７が読み出され
ており、レジスタ２−３には０４８〜Ｄ６３が読み出さ
れている。この状態では信号ＡＲＤＹ／がＯ（ＬＯＷレ
ベル）であることによりゲート回路２−４と２−７が夫
々付勢され、シフト回路３への一方のデータ入力ＡＬＯ
〜ＡＬ１５はＤＩ６〜Ｄ３１であり、シフト回路３への
もう一方のデータ入力ＡＨＯ−ＡＨ１５はＤ３２〜Ｄ４
７である。この状態で、シフト数発生回路６のプログラ
ムされた出力ＳＯ〜Ｓ３はシフト数Ｓ＝０を保持してお
り、アキュムレータ７−１．７−２の累積加算出力２Ｏ
−２３（レジスタＥの出力）はシフト数Ｚ＝０を保持し
ている。
また、４ビツトフルアダーＡＤＤのキャリー信号ＣＲＹ
もＯである。またこの状態でセレクトされるシフトブロ
ックは３−１と４−１であり、かつシフト数Ｚ＝０であ
るからシフト回路３の出力ＢＨＯ−ＢＨ１５はＤ１６〜
Ｄ３１となってレジスタ５の帰還出力Ｄｏ−Ｄ１５にず
れの無いデータを供給している。またシフト数Ｓ＝０で
あるからシフト回路４の出力ＢＬＯ−ＢＬ１５ （レジ
スタ５の出力）は図示せぬ直前までのステートで保持し
たデータＤＯ〜Ｄ１５である。
もＯである。またこの状態でセレクトされるシフトブロ
ックは３−１と４−１であり、かつシフト数Ｚ＝０であ
るからシフト回路３の出力ＢＨＯ−ＢＨ１５はＤ１６〜
Ｄ３１となってレジスタ５の帰還出力Ｄｏ−Ｄ１５にず
れの無いデータを供給している。またシフト数Ｓ＝０で
あるからシフト回路４の出力ＢＬＯ−ＢＬ１５ （レジ
スタ５の出力）は図示せぬ直前までのステートで保持し
たデータＤＯ〜Ｄ１５である。
ステート２では、シフト数発生回路６のプログラム、さ
れた出力ＳＯ〜Ｓ３はシフト数５＝１０を保持しており
、アキュムレータ７−１．７−２の出力ＺＯ〜Ｚ３は累
積シフト数ｚ＝０を保持している。従って、ステート２
ではシフトブロック３−１と４−３がセレクトされ、か
つシフト数Ｚ＝Ｏであるからシフト回路３の出力ＢＨＯ
〜ＢＨ１５はＤ１６〜Ｄ３１であり、またシフト数５＝
１０であるからシフト回路４の出力ＢＬＯ〜ＢＬ１５は
Ｄ１０〜Ｄ２５になる。
れた出力ＳＯ〜Ｓ３はシフト数５＝１０を保持しており
、アキュムレータ７−１．７−２の出力ＺＯ〜Ｚ３は累
積シフト数ｚ＝０を保持している。従って、ステート２
ではシフトブロック３−１と４−３がセレクトされ、か
つシフト数Ｚ＝Ｏであるからシフト回路３の出力ＢＨＯ
〜ＢＨ１５はＤ１６〜Ｄ３１であり、またシフト数５＝
１０であるからシフト回路４の出力ＢＬＯ〜ＢＬ１５は
Ｄ１０〜Ｄ２５になる。
ステート３では、シフト数発生回路６のプログラムされ
た出力５ｏ−Ｓ３はシフト数Ｓ＝８を保持しており、ア
キュムレータ７−１．７−２の出力ＺＯ〜Ｚ３はＯ＋１
０の加算が行われたことによりシフト数Ｚ：１０を保持
している。従って、ステート３ではシフトブロック３−
３と４−３がセレクトされ、かつシフト数Ｚ＝１０であ
るからシフト回路３の出力ＢＨＯ〜ＢＨ１５はＤ２６〜
Ｄ４１となってレジスタ５の帰還出力ＤＩＯ−Ｄ２５に
ずれの無いデータを供給している。またシフト数Ｓ＝８
であるからシフト回路４の出力ＢＬ・０−ＢＬ１５はＤ
Ｉ８〜Ｄ３３になる。これが第１の出力データＤＩ８〜
Ｄ３３である。
た出力５ｏ−Ｓ３はシフト数Ｓ＝８を保持しており、ア
キュムレータ７−１．７−２の出力ＺＯ〜Ｚ３はＯ＋１
０の加算が行われたことによりシフト数Ｚ：１０を保持
している。従って、ステート３ではシフトブロック３−
３と４−３がセレクトされ、かつシフト数Ｚ＝１０であ
るからシフト回路３の出力ＢＨＯ〜ＢＨ１５はＤ２６〜
Ｄ４１となってレジスタ５の帰還出力ＤＩＯ−Ｄ２５に
ずれの無いデータを供給している。またシフト数Ｓ＝８
であるからシフト回路４の出力ＢＬ・０−ＢＬ１５はＤ
Ｉ８〜Ｄ３３になる。これが第１の出力データＤＩ８〜
Ｄ３３である。
一方、４ビットアキュムレータ７−１．７−２では前回
までの累積シフト数１０に今回のシフト数８を累積加算
してキャリー信号ＣＲＹに１を出力する。レジスタコン
トローラ７−３はキャリー信号ＣＲＹの１により記憶回
路１に対してメモリ要求信号を出力する。記憶回路１は
メモリ要求信号に応じて次の１６ビツトデータＤ６４〜
Ｄ７９を読み出し、レジスタ２−１にストアする。また
、レジスタコントローラ７−３はキャリー信号ＣＲＹの
１によりＡＲＤＹ／の出力レベル０をＢＲＤ Ｙ／ｃｙ
）出力レベル０に切り替える。これにより、次に付勢さ
れるゲート回路は２−６と２−９であり、対応するレジ
スタは２−２と２−３である。従って、シフト回路３へ
の一方のデータ入力ＡＬＯ〜ＡＬ１５はＤ３２〜Ｄ４７
であり、シフト回路３へのもう一方のデータ入力ＡＨＯ
−ＡＨ１５はＤ４８〜Ｄ６３である。
までの累積シフト数１０に今回のシフト数８を累積加算
してキャリー信号ＣＲＹに１を出力する。レジスタコン
トローラ７−３はキャリー信号ＣＲＹの１により記憶回
路１に対してメモリ要求信号を出力する。記憶回路１は
メモリ要求信号に応じて次の１６ビツトデータＤ６４〜
Ｄ７９を読み出し、レジスタ２−１にストアする。また
、レジスタコントローラ７−３はキャリー信号ＣＲＹの
１によりＡＲＤＹ／の出力レベル０をＢＲＤ Ｙ／ｃｙ
）出力レベル０に切り替える。これにより、次に付勢さ
れるゲート回路は２−６と２−９であり、対応するレジ
スタは２−２と２−３である。従って、シフト回路３へ
の一方のデータ入力ＡＬＯ〜ＡＬ１５はＤ３２〜Ｄ４７
であり、シフト回路３へのもう一方のデータ入力ＡＨＯ
−ＡＨ１５はＤ４８〜Ｄ６３である。
ステート４では、シフト数発生回路６のプログラムされ
た出力ＳＯ〜Ｓ３はシフト数５＝１４を保持しており、
４ビットアキュムレータ７−１゜７−２の出力２０−’
Ｚ３はキャリー信号ＣＲＹに１を出力したことにより８
＋１０＝１８のうち１上 リ ６のキャリーに対する余りのシフト数Ｚ＝２を保持して
いる。従って、ステート４ではシフトブロック３−１と
４−４がセレクトされ、かつシフト数Ｚ＝２であるから
シフト回路３の出力ＢＨＯ〜ＢＨ１５はレジスタ２−２
の出力Ｄ３２〜Ｄ４７を更に２ビツトシフトしたところ
のＤ３４〜Ｄ４９であり、またシフト数５＝１４である
からシフト回路４の出力ＢＬＯ〜ＢＬ１５はＤ３２〜Ｄ
４７になる。
た出力ＳＯ〜Ｓ３はシフト数５＝１４を保持しており、
４ビットアキュムレータ７−１゜７−２の出力２０−’
Ｚ３はキャリー信号ＣＲＹに１を出力したことにより８
＋１０＝１８のうち１上 リ ６のキャリーに対する余りのシフト数Ｚ＝２を保持して
いる。従って、ステート４ではシフトブロック３−１と
４−４がセレクトされ、かつシフト数Ｚ＝２であるから
シフト回路３の出力ＢＨＯ〜ＢＨ１５はレジスタ２−２
の出力Ｄ３２〜Ｄ４７を更に２ビツトシフトしたところ
のＤ３４〜Ｄ４９であり、またシフト数５＝１４である
からシフト回路４の出力ＢＬＯ〜ＢＬ１５はＤ３２〜Ｄ
４７になる。
一方、４ビットアキュムレータ７−１ 、７−２ではこ
れまでの累積シフト数Ｚ＝２にシフト数５＝１４を累積
加算してキャリー信号ＣＲＹに１を出力する。レジスタ
コントローラ７−３はキャリー信号ＣＲＹの１により記
憶回路１に対してメモリ要求信号を出力する。記憶回路
１はメモリ要求信号に応じて次の１６ビツトデータＤ８
０−Ｄ９５を読み出してレジスタ２−２にストアする。
れまでの累積シフト数Ｚ＝２にシフト数５＝１４を累積
加算してキャリー信号ＣＲＹに１を出力する。レジスタ
コントローラ７−３はキャリー信号ＣＲＹの１により記
憶回路１に対してメモリ要求信号を出力する。記憶回路
１はメモリ要求信号に応じて次の１６ビツトデータＤ８
０−Ｄ９５を読み出してレジスタ２−２にストアする。
また、レジ、メタ。コントローラ７−３はキャリー信号
ＣＲＹの１によりＢＲＤＹ／の出力レベル０をＣＲＤＹ
／の出力レベルＯに切り替える。これにより、次に付勢
されるゲート回路は２−８と２−５であり、対応するレ
ジスタは２−３と２−１である。従って、シフト回路３
への一方のデータ入力ＡＬＯ−ＡＬ１５はＤ４８〜Ｄ６
３であり、シフト回路３へのもう一方のデータ入力ＡＨ
Ｏ〜ＡＨ１５はＤ６４〜Ｄ７９である。
ＣＲＹの１によりＢＲＤＹ／の出力レベル０をＣＲＤＹ
／の出力レベルＯに切り替える。これにより、次に付勢
されるゲート回路は２−８と２−５であり、対応するレ
ジスタは２−３と２−１である。従って、シフト回路３
への一方のデータ入力ＡＬＯ−ＡＬ１５はＤ４８〜Ｄ６
３であり、シフト回路３へのもう一方のデータ入力ＡＨ
Ｏ〜ＡＨ１５はＤ６４〜Ｄ７９である。
以後、シフト数発生回路６のプログラムされた出力ＳＯ
〜Ｓ３はステート４のシフト数５＝１４に続くステート
５のシフト数Ｓ＝２のようにして１４と２を交互に繰り
返す、最初に１８ビツトシフトした後はずれの無い連続
した合計１６ビツト（１４＋２）のシフトを行えばよい
からである。
〜Ｓ３はステート４のシフト数５＝１４に続くステート
５のシフト数Ｓ＝２のようにして１４と２を交互に繰り
返す、最初に１８ビツトシフトした後はずれの無い連続
した合計１６ビツト（１４＋２）のシフトを行えばよい
からである。
ここで、シフト数５−１４のイ〆Ｉは！ｒｆ前までの累
積シフト数Ｚ＝２に加えて１６になる数イ（１としてプ
ログラムされている。
積シフト数Ｚ＝２に加えて１６になる数イ（１としてプ
ログラムされている。
ステート５では、シフト数発生回路６のプログラムされ
た出力ＳＯ〜Ｓ３はシフト数Ｓ＝２を保持しており、ア
キュムレータ７−１．７−２の出力Ｚ Ｏ−Ｚ ３は１
４＋２の加算が行われたことにより累積シフト数Ｚ−〇
を保持している。従って、ステート５ではシフトブロッ
ク３−１と４−１がセレクトされ、かつシフト数ｚ二〇
であるからシフト回路３の出力ＢＨＯ−ＢＨ１５はＤ４
８〜Ｄ６３であり、またシフト数Ｓ＝２であるからシフ
ト回路４の出力ＢＬＯ−ＢＬ１５はＤ３４〜Ｄ４９にな
る。これが第２の出力データＤ３４〜Ｄ４９である。
た出力ＳＯ〜Ｓ３はシフト数Ｓ＝２を保持しており、ア
キュムレータ７−１．７−２の出力Ｚ Ｏ−Ｚ ３は１
４＋２の加算が行われたことにより累積シフト数Ｚ−〇
を保持している。従って、ステート５ではシフトブロッ
ク３−１と４−１がセレクトされ、かつシフト数ｚ二〇
であるからシフト回路３の出力ＢＨＯ−ＢＨ１５はＤ４
８〜Ｄ６３であり、またシフト数Ｓ＝２であるからシフ
ト回路４の出力ＢＬＯ−ＢＬ１５はＤ３４〜Ｄ４９にな
る。これが第２の出力データＤ３４〜Ｄ４９である。
ステート６では、シフト数発生回路６のプログラムされ
た出力５ｏ−３３は再びシフト数５＝１４を保持してお
り、アキュムレータ７−１．７−２の出力ＺＯ〜Ｚ３は
Ｏ４０の加算が行われたことにより累積シフト数Ｚ＝２
を保持している。従って、ステート６ではシフトフロッ
ク３−１と４−４がセレクトされ、かつシフト数Ｚ＝２
であるからシフト回路３の出力ＢＨＯ−ＢＨ１５はＤ５
０〜Ｄ６５となってレジスタ５の帰還出力０３４〜Ｄ４
９にずれの無いデータを供給している。またシフト数５
＝１４であるからシフト回路４の出力ＢＬＯ〜ＢＬ１５
はＤ４８〜Ｄ６３になる。
た出力５ｏ−３３は再びシフト数５＝１４を保持してお
り、アキュムレータ７−１．７−２の出力ＺＯ〜Ｚ３は
Ｏ４０の加算が行われたことにより累積シフト数Ｚ＝２
を保持している。従って、ステート６ではシフトフロッ
ク３−１と４−４がセレクトされ、かつシフト数Ｚ＝２
であるからシフト回路３の出力ＢＨＯ−ＢＨ１５はＤ５
０〜Ｄ６５となってレジスタ５の帰還出力０３４〜Ｄ４
９にずれの無いデータを供給している。またシフト数５
＝１４であるからシフト回路４の出力ＢＬＯ〜ＢＬ１５
はＤ４８〜Ｄ６３になる。
一方、４ビットアキュムレータ７−１．７−２では累積
シフト数Ｚ＝２にシフト数５＝１４を累積加算してキャ
リー信号ＣＲＹに１を出力する。
シフト数Ｚ＝２にシフト数５＝１４を累積加算してキャ
リー信号ＣＲＹに１を出力する。
レジスタコントローラ７−３はキャリー信号ＣＲＹの１
により記憶回路１に対してメモリ要求信号を出力する。
により記憶回路１に対してメモリ要求信号を出力する。
記憶回路１はメモリ要求信号に応じて次の１６ビツトデ
ータＤ９６〜Ｄ１１１を読み出し、レジスタ２−３にス
トアする。また、レジスタコントローラ７−３はキャリ
ー信号ＣＲＹの１によりＣＲＤＹ／の出力レベルＯをＡ
ＲＤＹ／の出力レベル０に切り付える。これにより、次
に付勢されるゲート回路は２−４と２−７であり、対応
するレジスタは２−１と２−２である。従って、シフト
回路３への一方のデータ入力ＡＬＯ〜ＡＬ１５はＤ６４
〜Ｄ７９であり、シフト回路３へのもう一方のデータ人
力ＡＨＯ−ＡＨ１５はＤ８ＯＮＤ９５である。
ータＤ９６〜Ｄ１１１を読み出し、レジスタ２−３にス
トアする。また、レジスタコントローラ７−３はキャリ
ー信号ＣＲＹの１によりＣＲＤＹ／の出力レベルＯをＡ
ＲＤＹ／の出力レベル０に切り付える。これにより、次
に付勢されるゲート回路は２−４と２−７であり、対応
するレジスタは２−１と２−２である。従って、シフト
回路３への一方のデータ入力ＡＬＯ〜ＡＬ１５はＤ６４
〜Ｄ７９であり、シフト回路３へのもう一方のデータ人
力ＡＨＯ−ＡＨ１５はＤ８ＯＮＤ９５である。
ステート７では、シフト数発生回路６のプログラムされ
た出力５ｏ−３３は再びシフト数Ｓ＝２を保持しており
、アキュムレータ７−１．７−２の出力ｚＯ〜Ｚ３は１
４＋２の加算が行われたことによりシフト数Ｚ−〇を保
持している。従って、ステート７ではシフトブロック３
−１と４−１がセレクトされ、かつシフト数Ｚ＝０であ
るからシフト回路３の出力ＢＨＯ〜Ｂ）（１５はＩ）６
４〜Ｄ７９であり、またシフト数Ｓ＝２であるからシフ
ト回路４の出力ＢＬＯ−ＢＬ１５は０５０〜Ｄ６５にな
る。これが第３の出力データＤ５０〜Ｄ６５である。
た出力５ｏ−３３は再びシフト数Ｓ＝２を保持しており
、アキュムレータ７−１．７−２の出力ｚＯ〜Ｚ３は１
４＋２の加算が行われたことによりシフト数Ｚ−〇を保
持している。従って、ステート７ではシフトブロック３
−１と４−１がセレクトされ、かつシフト数Ｚ＝０であ
るからシフト回路３の出力ＢＨＯ〜Ｂ）（１５はＩ）６
４〜Ｄ７９であり、またシフト数Ｓ＝２であるからシフ
ト回路４の出力ＢＬＯ−ＢＬ１５は０５０〜Ｄ６５にな
る。これが第３の出力データＤ５０〜Ｄ６５である。
以下、同様にしてステート８以降を行う、また、上述し
たシフト動作のタイミングチャートは第７図及び第８図
に示す通りである。
たシフト動作のタイミングチャートは第７図及び第８図
に示す通りである。
［発明の効果］
以上述べた如く本発明によれば、筒車な構成で大容量任
意数ビットのデータパラレルシフトが行えるビットシフ
ト装置を提供することができる。
意数ビットのデータパラレルシフトが行えるビットシフ
ト装置を提供することができる。
第１図は実施例のビットシフト装置のブロック構成図、
第２図はシフト回路の回路図、
第３図（ａ）はシフト回路の動作を示す説明図、
第３図（ｂ）は４ビツトシフタ６１〜７６の動作を示す
説明図、 第４図（ａ）、（ｂ）はビットシフト装置の回路図、 第５図（ａ）はシフトコードｚＯ−Ｚ３に対応する第２
のシフト回路３の動作を説明する図、第５図（ｂ）はシ
フトコードＳＯ〜Ｓ３に対応する第１のシフト回路４の
動作を説明する図、第６図（＆）〜（ｄ）はビットシフ
ト装置の動作遷移を説明する図、 第７図は記憶回路１からのデータの読み出し状態を示す
タイミングチャート、 第８図は各シフトステートの動作遷移を示すタイミング
チャートである。 図中、１・・・記憶回路、２・・・レジスタ回路、３．
４・・・シフト回路、５・・・レジスタ、６・・・シフ
ト数発生回路、７・・・シフト制御回路である。 特許出願人 キャノン株式会社 第 ６ ＢＨＯ〜Ｂ）（１５ 図 （ｂ） ＡＬＯ，ＡＬＩ５ 第６図（ｃ） ＡＬＯ−ＡＬＩ５ ＢＬＯ−ＢＬ１５３ＨＯ〜
ＢＨ１５ −１，−＼ −
説明図、 第４図（ａ）、（ｂ）はビットシフト装置の回路図、 第５図（ａ）はシフトコードｚＯ−Ｚ３に対応する第２
のシフト回路３の動作を説明する図、第５図（ｂ）はシ
フトコードＳＯ〜Ｓ３に対応する第１のシフト回路４の
動作を説明する図、第６図（＆）〜（ｄ）はビットシフ
ト装置の動作遷移を説明する図、 第７図は記憶回路１からのデータの読み出し状態を示す
タイミングチャート、 第８図は各シフトステートの動作遷移を示すタイミング
チャートである。 図中、１・・・記憶回路、２・・・レジスタ回路、３．
４・・・シフト回路、５・・・レジスタ、６・・・シフ
ト数発生回路、７・・・シフト制御回路である。 特許出願人 キャノン株式会社 第 ６ ＢＨＯ〜Ｂ）（１５ 図 （ｂ） ＡＬＯ，ＡＬＩ５ 第６図（ｃ） ＡＬＯ−ＡＬＩ５ ＢＬＯ−ＢＬ１５３ＨＯ〜
ＢＨ１５ −１，−＼ −
Claims (2)
- （１）ｎビツトデータの系列をシーケンシヤルに保持す
るバツフア手段と、シフト数Ｓに従つて第１及び第２の
ビツトシフト手段の出力するデータビツトをＳビツトパ
ラレルシフトする第１のビツトシフト手段と、前記シフ
ト数Ｓを累積演算して演算結果のオーバフローと残りの
シフト数Ｚを出力するＮビツト（ｎ＝２＾Ｎ）の累積演
算手段と、前記累積演算手段出力の残りのシフト数Ｚに
従つて前記バツフア手段の保持する第１及び第２のｎビ
ツトデータをＺビツトパラレルシフトする第２のビツト
シフト手段と、前記累積演算手段出力のオーバフローに
従つて前記第２のビツトシフト手段に入力するｎビツト
のデータ系列をｎビツト分更新する入力データ更新手段
を備え、連続して入力するｎビツトデータの系列からｍ
ビツトシフトしたｎビツトデータの系列を得ることを特
徴とするビツトシフト装置。 - （２）累積演算手段はシフト数Ｓを累積加算して加算結
果のキヤリーと余りのシフト数Ｚを出力することを特徴
とする特許請求の範囲第１項記載のビツトシフト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276002A JPH0799492B2 (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276002A JPH0799492B2 (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135932A true JPS62135932A (ja) | 1987-06-18 |
| JPH0799492B2 JPH0799492B2 (ja) | 1995-10-25 |
Family
ID=17563405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276002A Expired - Fee Related JPH0799492B2 (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799492B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256035A (ja) * | 1986-02-24 | 1987-11-07 | システム・デイベロツプメント・コ−ポレ−シヨン | 可変のデ−タバス幅をもつプログラム装置におけるプログラム制御のシフト機構 |
| JPH01131920A (ja) * | 1987-11-17 | 1989-05-24 | Nec Corp | パラレルーパラレル変換回路 |
-
1985
- 1985-12-10 JP JP60276002A patent/JPH0799492B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256035A (ja) * | 1986-02-24 | 1987-11-07 | システム・デイベロツプメント・コ−ポレ−シヨン | 可変のデ−タバス幅をもつプログラム装置におけるプログラム制御のシフト機構 |
| JPH01131920A (ja) * | 1987-11-17 | 1989-05-24 | Nec Corp | パラレルーパラレル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799492B2 (ja) | 1995-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |