JPH01131969A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH01131969A JPH01131969A JP28928887A JP28928887A JPH01131969A JP H01131969 A JPH01131969 A JP H01131969A JP 28928887 A JP28928887 A JP 28928887A JP 28928887 A JP28928887 A JP 28928887A JP H01131969 A JPH01131969 A JP H01131969A
- Authority
- JP
- Japan
- Prior art keywords
- image
- image memory
- address
- processor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置に係り、特に処理の高速化を実現
するためのバス構成に関する。
するためのバス構成に関する。
画像処理装置としては、従来例えば第４図に示すものが
ある。同図において、１，２．３は画像メモリ、４はア
ドレスバスＸ、ＹとデータバスＡ、Ｂ、Ｃの５木からな
る共通バス、５は−の画像メモリから入力した画像デー
タに基づき所定の演算を行ってその結果を他の画像メモ
リに書込むプロセッサ、６．．７，８．９は出力バッフ
ァ、１０は各画像メモリ１，２．３にアドレスデータを
出力するアドレス制御部、１１はプロセッサ５、アドレ
ス制御部１０等を制御するコントローラ、１２は画像メ
モリＶＲＡＭ１〜ＶＲＡＭｍを制御するＶＲＡＭコント
ローラである。
ある。同図において、１，２．３は画像メモリ、４はア
ドレスバスＸ、ＹとデータバスＡ、Ｂ、Ｃの５木からな
る共通バス、５は−の画像メモリから入力した画像デー
タに基づき所定の演算を行ってその結果を他の画像メモ
リに書込むプロセッサ、６．．７，８．９は出力バッフ
ァ、１０は各画像メモリ１，２．３にアドレスデータを
出力するアドレス制御部、１１はプロセッサ５、アドレ
ス制御部１０等を制御するコントローラ、１２は画像メ
モリＶＲＡＭ１〜ＶＲＡＭｍを制御するＶＲＡＭコント
ローラである。
かかる装置において、例えば画像メモリ１．２の画像デ
ータを加算して画像メモリ３に書き込むような処理を行
なう場合、データバスＡ、Ｂから入力する画像メモリ１
．２のデータをプロセッサ５で加算した後、その結果を
データバスＣに出力し、該バスＣを介してプロセッサ５
の出力データを画像メモリ３に書き込めば良い。尚、こ
のときアドレス制御部１０によって画像メモリ１゜２，
３のアドレスを一画面走査する（例えば特開昭６１−１
５３７７４号参照）。
ータを加算して画像メモリ３に書き込むような処理を行
なう場合、データバスＡ、Ｂから入力する画像メモリ１
．２のデータをプロセッサ５で加算した後、その結果を
データバスＣに出力し、該バスＣを介してプロセッサ５
の出力データを画像メモリ３に書き込めば良い。尚、こ
のときアドレス制御部１０によって画像メモリ１゜２，
３のアドレスを一画面走査する（例えば特開昭６１−１
５３７７４号参照）。
ところで、このような従来の画像処理装置にあっては、
画像メモリのアドレスを固定のバスから入力しており、
またプロセッサの入力も固定のバスから行なっていたた
めに、例えばアフィン変換（図形の回転）などのように
画像メモリのアドレスを計算する必要のある処理が実行
できないという問題がある。また画像メモリやプロセッ
サの台数を増やしたり、バスの本数を増やしても接続上
の制約から処理の柔軟性、汎用性に欠け、処理の高速化
が図れないという問題がある。
画像メモリのアドレスを固定のバスから入力しており、
またプロセッサの入力も固定のバスから行なっていたた
めに、例えばアフィン変換（図形の回転）などのように
画像メモリのアドレスを計算する必要のある処理が実行
できないという問題がある。また画像メモリやプロセッ
サの台数を増やしたり、バスの本数を増やしても接続上
の制約から処理の柔軟性、汎用性に欠け、処理の高速化
が図れないという問題がある。
そこで本発明の目的は、少数本の共通バスの下でアドレ
ス演算を可能とするとともに画像メモリやプロセッサの
増設をより容易にして処理の汎用性をもたせることにあ
る。
ス演算を可能とするとともに画像メモリやプロセッサの
増設をより容易にして処理の汎用性をもたせることにあ
る。
（問題点を解決するための手段）
前記目的を達成して従来技術の問題点を解決するため、
本発明に係る画像処理装置は、共通バスに接続された複
数の画像メモリと、該共通バスを介して入力した一の画
像メモリから画像データに基づく演算結果を該共通バス
を介して他の画像メモリに書き込むプロセッサとを備え
る画像処理装置において、各画像メモリの横アドレス、
縦アドレス、およびデータ入力につきそれぞれ独立して
前記共通バスから入力選択を行なうセレクタを各画像メ
モリに対応して複数設けるとともに、プロセッサを複数
設けて各プロセッサの入力をそれぞれ独立に共通バスか
ら選択できるセレクタを各プロセッサに対応して複数設
けた。
本発明に係る画像処理装置は、共通バスに接続された複
数の画像メモリと、該共通バスを介して入力した一の画
像メモリから画像データに基づく演算結果を該共通バス
を介して他の画像メモリに書き込むプロセッサとを備え
る画像処理装置において、各画像メモリの横アドレス、
縦アドレス、およびデータ入力につきそれぞれ独立して
前記共通バスから入力選択を行なうセレクタを各画像メ
モリに対応して複数設けるとともに、プロセッサを複数
設けて各プロセッサの入力をそれぞれ独立に共通バスか
ら選択できるセレクタを各プロセッサに対応して複数設
けた。
以下、添付図面に基づいて本発明の詳細な説明する。第
１図は本発明に係る画像処理装置の一例を示すものであ
る。
１図は本発明に係る画像処理装置の一例を示すものであ
る。
同図において２０は、データバスＡ、Ｂ、Ｃおよびアド
レスバスＸ、Ｙからなる共通バス、Ｖ ＲＡ Ｍ １〜
Ｖ ＲＡ Ｍ ｍは複数（ｍ個）の画像メモリ、Ｓ□〜
Ｓｍは各画像メモリＶＲＡＭ１〜ＶＲＡＭｍに対応して
設けたセレクタである。このセレクタ８１〜５ＩＴｌは
、Ｘアドレスについては、少なくともアドレスバスＸと
データバスＡ。
レスバスＸ、Ｙからなる共通バス、Ｖ ＲＡ Ｍ １〜
Ｖ ＲＡ Ｍ ｍは複数（ｍ個）の画像メモリ、Ｓ□〜
Ｓｍは各画像メモリＶＲＡＭ１〜ＶＲＡＭｍに対応して
設けたセレクタである。このセレクタ８１〜５ＩＴｌは
、Ｘアドレスについては、少なくともアドレスバスＸと
データバスＡ。
Ｂ、Ｃのうちから一つを選択し、Ｙアドレスも同様に少
なくともアドレスバスＹとデータバスＡ。
なくともアドレスバスＹとデータバスＡ。
Ｂ、Ｃのうちから一つを選択し、データ入力はデータバ
スＡ、Ｂ、Ｃから一木を選択する。また画像出力（ｏｕ
ｔ）については、データバスＡ。
スＡ、Ｂ、Ｃから一木を選択する。また画像出力（ｏｕ
ｔ）については、データバスＡ。
Ｂ、Ｃのいずれかに出力できるよう出力バッファＢ□〜
Ｂ、ｎを設叶る。またＰ工〜Ｐｎは画像データに関する
所定演算を実行する複数（ｎ個）のプロセッサで、各プ
ロセッサＰ□〜Ｐｎはそれぞれ少なくとも２つの入力を
もち、セレクタｓＰ□〜ＳＰｎを介してデータバスＡ、
Ｂ、ＣおよびアドレスバスＸ、Ｙのいずれからも入力選
択できるようになっている。またプロセッサＰ１〜Ｐｎ
の出力は、出力バッファＢＰ□〜ＢＰｎを介してデータ
バスＡ、Ｂ、Ｃのいずれかに出力可能となっている。尚
、このプロセッサＰ□〜Ｐｎは、例えば第２図に示すよ
うに、定数乗算、ｓｉｎ、ｃｏｓ等の関数変換を行なう
ＬＵＴ （ルックアップテーブル）を介して加減、論理
、演算を行なうＡＬＵ（演算処理装置）に入力するよう
になっている。
Ｂ、ｎを設叶る。またＰ工〜Ｐｎは画像データに関する
所定演算を実行する複数（ｎ個）のプロセッサで、各プ
ロセッサＰ□〜Ｐｎはそれぞれ少なくとも２つの入力を
もち、セレクタｓＰ□〜ＳＰｎを介してデータバスＡ、
Ｂ、ＣおよびアドレスバスＸ、Ｙのいずれからも入力選
択できるようになっている。またプロセッサＰ１〜Ｐｎ
の出力は、出力バッファＢＰ□〜ＢＰｎを介してデータ
バスＡ、Ｂ、Ｃのいずれかに出力可能となっている。尚
、このプロセッサＰ□〜Ｐｎは、例えば第２図に示すよ
うに、定数乗算、ｓｉｎ、ｃｏｓ等の関数変換を行なう
ＬＵＴ （ルックアップテーブル）を介して加減、論理
、演算を行なうＡＬＵ（演算処理装置）に入力するよう
になっている。
ＬＵＴへの書き込み（初期設定）はホストコンピュータ
等により行なう。第１図に戻り、２１はＶＲＡＭコント
ローラで、各画像メモリＶＲＡＭ１−ＶＲＡＭｍのリー
ド、ライト制御の他の、セレクタＳ工〜Ｓｍの制御を行
なう。このＶＲＡＭコントローラ２１による制御は各画
像メモリＶＲＡＭＩ〜ＶＲＡＭｍごとに独立して行なう
。また２２．２３はそれぞれ従来装置と同様のアドレス
制御部、コントローラである。尚、これら全体はホスト
コンピュータによって制御されるが、簡単のために図示
を省略する。
等により行なう。第１図に戻り、２１はＶＲＡＭコント
ローラで、各画像メモリＶＲＡＭ１−ＶＲＡＭｍのリー
ド、ライト制御の他の、セレクタＳ工〜Ｓｍの制御を行
なう。このＶＲＡＭコントローラ２１による制御は各画
像メモリＶＲＡＭＩ〜ＶＲＡＭｍごとに独立して行なう
。また２２．２３はそれぞれ従来装置と同様のアドレス
制御部、コントローラである。尚、これら全体はホスト
コンピュータによって制御されるが、簡単のために図示
を省略する。
次に第３図に基づきアフィン変換（画像の回転）を例に
とり、本装置の作動を説明する。
とり、本装置の作動を説明する。
今、原画像が格納されている画像メモリＶＲＡＭ１のデ
ータに基づいてアフィン変換を行ない、変換後のデータ
を画像メモリＶＲＡＭｍに格納するものとする。この場
合、画像メモリＶＲＡＭ１をリード状態に設定し、セレ
クタＳ□を介してＸアドレスにはデータバスＡを、Ｙア
ドレスにはデータバスＢを選択させ、プロセッサＰ□、
ＰｎがそれぞれデータバスＡ、Ｂに出力するｐ、ｑアド
レスを画像メモリＶＲＡＭ１に入力して、該画像データ
ＶＲＡＭ１が格納している画像データをデータバスＣに
出力させる。他方、画像メモリＶ ＲＡ Ｍ ｍはライ
ト状態に設定し、セレクタＳ、、、を介してＸアドレス
はアドレスバスＸをＹアドレスはアドレスバスＹを選択
させ、アドレス制御部２２より送出されるＸ、Ｘアドレ
スを入力させる一方、画像データの入力については共通
バスＣを選択させて、画像メモリＶＲＡＭ１のデータを
入力させる。
ータに基づいてアフィン変換を行ない、変換後のデータ
を画像メモリＶＲＡＭｍに格納するものとする。この場
合、画像メモリＶＲＡＭ１をリード状態に設定し、セレ
クタＳ□を介してＸアドレスにはデータバスＡを、Ｙア
ドレスにはデータバスＢを選択させ、プロセッサＰ□、
ＰｎがそれぞれデータバスＡ、Ｂに出力するｐ、ｑアド
レスを画像メモリＶＲＡＭ１に入力して、該画像データ
ＶＲＡＭ１が格納している画像データをデータバスＣに
出力させる。他方、画像メモリＶ ＲＡ Ｍ ｍはライ
ト状態に設定し、セレクタＳ、、、を介してＸアドレス
はアドレスバスＸをＹアドレスはアドレスバスＹを選択
させ、アドレス制御部２２より送出されるＸ、Ｘアドレ
スを入力させる一方、画像データの入力については共通
バスＣを選択させて、画像メモリＶＲＡＭ１のデータを
入力させる。
またプロセッサｐ、、ｐｎの入力は、それぞれセレクタ
ＳＰ□、ｓｐ、を介してアドレスバスＸ、アドレスバス
Ｙを選択させ、アドレス制御部２２から送出されるｘ、
Ｘアドレスをそれぞれ入力する。また、各プロセッサＰ
＞ 、 Ｐ ｎは、そのＬＵＴにおいて定数乗算を行
ない、ＡＬＵで加算、演算を行なうものとして、それぞ
れ、ｐ＝ａｘ＋ｂｙ ｑ＝ｃｘ十ｄｙ を算出する。ここで、定数ａ、ｂ、ｃ、ｄは回転角に対
応する定数である。また、ｘ、ｙはアドレス制御部２２
が出力する画像回転後のアドレスであり、画像メモリＶ
ＲＡＭｍのアドレスである。
ＳＰ□、ｓｐ、を介してアドレスバスＸ、アドレスバス
Ｙを選択させ、アドレス制御部２２から送出されるｘ、
Ｘアドレスをそれぞれ入力する。また、各プロセッサＰ
＞ 、 Ｐ ｎは、そのＬＵＴにおいて定数乗算を行
ない、ＡＬＵで加算、演算を行なうものとして、それぞ
れ、ｐ＝ａｘ＋ｂｙ ｑ＝ｃｘ十ｄｙ を算出する。ここで、定数ａ、ｂ、ｃ、ｄは回転角に対
応する定数である。また、ｘ、ｙはアドレス制御部２２
が出力する画像回転後のアドレスであり、画像メモリＶ
ＲＡＭｍのアドレスである。
また、ｐ、ｑは原画像のアドレス、すなわち画像メモリ
ＶＲＡＭ１のアドレスである。プロセッサＰ□の出力、
すなわちＰアドレスはデータバスＡを通して画像メモリ
ＶＲＡＭ１に入力され、またプロセッサＰｎの出力、す
なわちｑアドレスはデータバスＢを通して画像メモリＶ
ＲＡＭＩに入力される。そして、これらのｐ、ｑアドレ
スにより画像メモリＶＲＡＭ１が画像データをデータバ
スＣに出力し、これを画像メモリＶＲＡＭｍが格納する
から、本装置によれば異なるアドレス間でデータ転送が
可能となるわけである。尚、アドレス制御部２２にて１
画面を走査するよう制御すれば、１枚の回転画像が画像
メモリＶＲＡＭｍに格納され、処理が終了する。
ＶＲＡＭ１のアドレスである。プロセッサＰ□の出力、
すなわちＰアドレスはデータバスＡを通して画像メモリ
ＶＲＡＭ１に入力され、またプロセッサＰｎの出力、す
なわちｑアドレスはデータバスＢを通して画像メモリＶ
ＲＡＭＩに入力される。そして、これらのｐ、ｑアドレ
スにより画像メモリＶＲＡＭ１が画像データをデータバ
スＣに出力し、これを画像メモリＶＲＡＭｍが格納する
から、本装置によれば異なるアドレス間でデータ転送が
可能となるわけである。尚、アドレス制御部２２にて１
画面を走査するよう制御すれば、１枚の回転画像が画像
メモリＶＲＡＭｍに格納され、処理が終了する。
以上、アフィン変換について説明したが、このようなバ
ス構成をとればプロセッサや画像メモリの増設が容易で
あり、また共通バスの本数を増せば複雑な並列処理も可
能になり処理の高速化を図ることができる。
ス構成をとればプロセッサや画像メモリの増設が容易で
あり、また共通バスの本数を増せば複雑な並列処理も可
能になり処理の高速化を図ることができる。
（発明の効果）
以上説明したように、本発明に係る画像処理装置は、各
画像メモリの横アドレス、縦アドレス、データ入力につ
き独立して共通バスから入力選択を行なうセレクタを画
像メモリに対応して設けるとともに、各プロセッサの入
力を独立して共通バスから選択できるセレクタをプロセ
ッサに対応して設けたから、異なるアドレス間でのデー
タ転送が可能となり、また、画像メモリやプロセッサの
増設が容易となり、装置の汎用性が向上して処理の高速
化を図ることができるという効果がある。
画像メモリの横アドレス、縦アドレス、データ入力につ
き独立して共通バスから入力選択を行なうセレクタを画
像メモリに対応して設けるとともに、各プロセッサの入
力を独立して共通バスから選択できるセレクタをプロセ
ッサに対応して設けたから、異なるアドレス間でのデー
タ転送が可能となり、また、画像メモリやプロセッサの
増設が容易となり、装置の汎用性が向上して処理の高速
化を図ることができるという効果がある。
第１図は本発明に係る画像処理装置の一例を示す図、第
２図は本発明に係るプロセッサの一例を示すブロック部
、第３図は本発明に係る画像処理装置に作動例を示す図
、第４図は従来の画像処理装置の一例を示す図である。 ２０・・・共通バス ２１・・・ＶＲＡＭコントローラ ２２・・・アドレス制御部 ２３・・・コントローラ ＶＲＡＭ１〜ＶＲＡＭｍ−画像メモリ Ｓ□〜５ｆｆｌ、ｓｐ□〜ＳＰｎ・・・セレクタ特許出
願人 日産自動車株式会社
２図は本発明に係るプロセッサの一例を示すブロック部
、第３図は本発明に係る画像処理装置に作動例を示す図
、第４図は従来の画像処理装置の一例を示す図である。 ２０・・・共通バス ２１・・・ＶＲＡＭコントローラ ２２・・・アドレス制御部 ２３・・・コントローラ ＶＲＡＭ１〜ＶＲＡＭｍ−画像メモリ Ｓ□〜５ｆｆｌ、ｓｐ□〜ＳＰｎ・・・セレクタ特許出
願人 日産自動車株式会社
Claims (1)
- 共通バスに接続された複数の画像メモリと、該共通バス
を介して入力した一の画像メモリからの画像データに基
づく演算結果を該共通バスを介して他の画像メモリに書
き込むプロセッサとを備える画像処理装置において、各
画像メモリの横アドレス、縦アドレス、およびデータ入
力につきそれぞれ独立して前記共通バスから入力選択を
行なうセレクタを各画像メモリに対応して複数設けると
ともに、プロセッサを複数設けて各プロセッサの入力を
それぞれ独立に共通バスから選択できるセレクタを各プ
ロセッサに対応して複数設けたことを特徴とする画像処
理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28928887A JP2510219B2 (ja) | 1987-11-18 | 1987-11-18 | 画像処理装置 |
| US07/272,996 US5029018A (en) | 1987-11-18 | 1988-11-17 | Structure of image processing system |
| EP88119249A EP0316956B1 (en) | 1987-11-18 | 1988-11-18 | Image processing system |
| DE3854039T DE3854039T2 (de) | 1987-11-18 | 1988-11-18 | Bildverarbeitungssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28928887A JP2510219B2 (ja) | 1987-11-18 | 1987-11-18 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01131969A true JPH01131969A (ja) | 1989-05-24 |
| JP2510219B2 JP2510219B2 (ja) | 1996-06-26 |
Family
ID=17741237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28928887A Expired - Lifetime JP2510219B2 (ja) | 1987-11-18 | 1987-11-18 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510219B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7278473B2 (en) | 2002-06-25 | 2007-10-09 | Behr Gmbh & Co. | Exhaust gas heat exchanger and method for the production thereof |
-
1987
- 1987-11-18 JP JP28928887A patent/JP2510219B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7278473B2 (en) | 2002-06-25 | 2007-10-09 | Behr Gmbh & Co. | Exhaust gas heat exchanger and method for the production thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2510219B2 (ja) | 1996-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0316956B1 (en) | Image processing system | |
| JPH01131969A (ja) | 画像処理装置 | |
| JPH0364891B2 (ja) | ||
| JPH0444694A (ja) | デュアルポートメモリ装置 | |
| JPS62137669A (ja) | 画像処理装置 | |
| JP2510220B2 (ja) | 画像処理装置 | |
| KR970008189B1 (ko) | 메모리 공간 제어방법 및 메모리 장치 | |
| JPH0736772A (ja) | 高速ビットマップ・アクセス制御装置及び制御方法 | |
| JPS59200373A (ja) | 座標変換回路 | |
| EP0450893B1 (en) | Data processing system | |
| JPH0547867B2 (ja) | ||
| JPH0863595A (ja) | 画像の回転処理方法およびその装置 | |
| JPH01255978A (ja) | 逐次型局所並列処理装置 | |
| JP2852050B2 (ja) | 画像処理装置 | |
| JPS61264482A (ja) | 画面変換処理方式 | |
| JPH07129460A (ja) | 画像処理方法及びその装置 | |
| JPS63198141A (ja) | メモリバンク制御方式 | |
| JPH06231035A (ja) | メモリアクセス装置 | |
| JPH0683786A (ja) | 並列プロセッサ | |
| JPH0243687A (ja) | 画像処理装置 | |
| JPH0298787A (ja) | 画像処理装置 | |
| JPS6362079A (ja) | グラフイツクデイスプレイ | |
| JPH04278652A (ja) | 図形描画装置及びそのメモリアクセス方式 | |
| Ellis | Distributed computation of graphics primitives on a transputer network | |
| JPS63184878A (ja) | 画像処理装置 |