JPH0547867B2 - - Google Patents
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- JPH0547867B2 JPH0547867B2 JP62251269A JP25126987A JPH0547867B2 JP H0547867 B2 JPH0547867 B2 JP H0547867B2 JP 62251269 A JP62251269 A JP 62251269A JP 25126987 A JP25126987 A JP 25126987A JP H0547867 B2 JPH0547867 B2 JP H0547867B2
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- Japan
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- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
Description
産業上の利用分野
本発明は１ワードがＮビツト（Ｎは整数）で構
成されるデータを２次元の配列状に格納したメモ
リをワード単位でリード・ライトするデータ処理
装置に関し、特にメモリ上に展開された画像デー
タのいわゆるラスタ演算を高速に実行するデータ
処理装置に関する。 従来の技術 近年、ワードプロセツサやイメージ・ワークス
テーシヨン等、文章や画像を簡便に編集できる装
置が普及して来ている。これらの装置に必要な機
能としていわゆるラスタ演算が重要視されて来て
いる。ラスタ演算とは、メモリ上に２次元のビツ
ト・イメージで展開された画像データをある領域
から別の領域に転送する際の論理演算をいう。こ
れらの領域は一般に矩形であり、従来のラスタ演
算は次のようにして行われていた。 画像データの転送元領域をSRC（SOURCE）領
域、転送先領域をDST（DESTINATION）領域
と呼ぶことにする。このSRC領域をDST領域に
転送する際、まずSRC領域の１ワードのデータ
Ａをリードし、続いてこのワードを転送すべき
DST領域の１ワードのデータＢをリードする。
ここでデータＡとデータＢを論理演算し、得られ
たデータをDST領域のもとのワードに書き戻す。
論理演算の種類としてはAND（論理積）、OR（論
理和）、XOR（排他的論理和）、REPLACE（SRC
領域のデータをそのままDST領域に書き込む）
などが選択できる。このような処理をSRC領域、
DST領域の全ワードについて言う。 発明が解決しようとする問題点 ところで、上述したような従来のラスタ演算で
は第３図に示したような２箇所のSRC領域と１
つのDST領域を対象するラスタ演算を行うため
には、一般につぎに３段階の処理を行わなければ
ならなかつた。なお、第３図において黒の部分は
“１”、白の部分は“０”が対応するメモリに書き
込まれているとする。 第１段階：第1SRC領域の反転データとDST領
域をANDとして結果を第１ワーク
領域に格納する。 第２段階：第1SRC領域と第2SRC領域をAND
して結果を第２ワーク領域に格納す
る。 第３段階：第１ワーク領域と第２ワーク領域を
ORして結果をDST領域に格納す
る。 ここで、ワーク領域は、メモリ上の矩形領域
で、SRC領域やDST領域とは別に用意しておく。 これら３つの段階の処理のために、１つの矩形
領域のワード数をＭとすると、6Mワードのリー
ドと3Mワードのライト、合計9M回ものメモリ・
アクセスを必要とした。 このように、第1SRC領域のデータで定義され
た任意形状の領域だけをモデイフアイする処理
は、基本的な矩形領域のラスタ演算の発展形とし
て重要視されているのにもかかわらず、処理が低
速であるという問題があつた。 そこで、本発明は、ラスタ演算を高速処理でき
るデータ処理装置を提供せんとするものである。 問題点を解決するための手段 本発明によるならば、１ワードがＮビツト（Ｎ
は正の整数）で構成されたデータを２次元の配列
状に格納し、転送先領域と第１および第２の転送
元領域とを含む少なくとも３箇所のデータ格納領
域を有するメモリに対して、該３箇所の領域に格
納されたデータを読み出して相互に演算し、該転
送先領域に書き込むデータを発生するデータ処理
装置において、該３箇所の領域の対応する３種類
のアドレスを順次発生して、該領域の各々に格納
されたデータをそれぞれワード毎に読み出すリー
ド手段と、該リード手段によつて読みされた各１
ワードのデータを格納する第１、第２および第３
の記憶手段と、該第１記憶手段および該第２記憶
手段に格納されたデータの相互の演算処理をｎ個
（ｎはｎ≦Ｎの正の整数）のパートに分割し、該
パートの各々における演算種類を個別に選択して
実行できる演算手段と、該演算手段において選択
される演算種類を特定するデータとして該第３記
憶手段に格納されたデータを該演算手段に入力す
る接続手段とを備え、該演算手段が、予め規定さ
れた複数の演算種類から選択された演算種類の演
算を実行するように構成されていることを特徴と
するデータ処理装置が提供される。 作 用 上記した本発明によるデータ転送装置の動作を
第３図を例に説明する。 上記した本発明によるデータ転送装置において
は、REPLACEの論理演算に先だつて第1SRC領
域からデータを読んで、前記第３の記憶手段に格
納しておく。このデータをマスク・データを呼
ぶ。次に、マスク・データの内容によつて、第１
及び第２の記憶手段に格納した第2SRC領域と
DST領域の各ビツトの論理演算の種類を変える。 すなわち、マスク・データの各ビツトを参照
し、“１”であれば論理演算をREPLACEとし、
“０”であればNOP（DST領域のデータをそのま
ま書きもどす）とする。このような処理によつ
て、従来9M回必要だつたメモリ・アクセス回数
を4M回に削減することができる。 従つて、第３図の例では、基本的な処理を、論
理演算をREPLACEとした第2SRC領域からDST
領域への転送として、その転送を第1SRC領域の
データによりマスク処理をする。それ故、マスク
処理をしなければ結果は第2SRC領域のパターン
と同じになる。 このように、本発明は、ラスタ演算そのものに
“マスク処理”の概念を導入して、従来のような
３段階に分割されていた処理を１度で行うことに
より、メモリ・アクセス回数を最小ににして、任
意形状領域のラスタ演算を高速に実行することが
できる。 実施例 次に、本発明のデータ処理装置の実施例を添付
図面を参照して説明する。 実施例 １ 第１図は本発明の第１の実施例を示すブロツク
図である。 第１図に示すデータ処理装置は、メモリ（図示
しない）に対しSRC領域やDST領域のアドレス
を発生してデータのリード／ライトを制御するメ
モリ制御回路１を具備している。そのメモリ制御
回路１には、メモリに対してアドレスを供給する
メモリ・アドレス・バス６と、メモリとのデータ
転送を行うメモリ・データ・バス７と、メモリか
らリードしたデータを転送するリード・データ・
バス８とが結合されている。そして、リード・デ
ータ・バス８には、SRC領域のデータを格納し
ておくSRCレジスタ２と、DST領域のデータを
格納しておくDSTレジスタ３と、マスク・デー
タを格納しておくMASKレジスタ４とが結合さ
れている。 図示のデータ処理装置は、更に、論理演算回路
５を有している。この論理演算回路５は、デー
タ・バス１０，１１，１２をそれぞれ介して、
SRCレジスタ２、DSTレジスタ３、MASKレジ
スタ４からデータが転送され、SRCレジスタ２
のデータとDSTレジスタ３のデータとに対して、
MASKレジスタ４のデータに基づいて論理演算
する論理演算回路５を有している。論理演算回路
５の出力データは、ライト・データ・バス９を介
してメモリ制御回路１へ転送される。 更に、メモリ制御回路１は、メモリに対してリ
ード要求信号２０、ライト要求信号２１をそれぞ
れ出力し、SRCレジスタ２、DSTレジスタ３、
MASKレジスタ４に対してそれぞれデータ・ラ
ツチ信号２２，２３，２４を出力する。 なお、各レジスタ、データ・バスは16ビツト幅
であり、またメモリ上にはSRC領域、DST領域、
およびマスク・データが格納されているMASK
領域が任意に設定できる。メモリの１ワードの構
成は、16画素のデータがパツクされているいわゆ
るプレーン構成である。 動作について詳細に説明する。まず、メモリ制
御回路１があらかじめ設定されたMASK領域の
最初のアドレスをメモリ・アドレス・バス６に出
力し、同時にリード要求信号２０をアクテイブに
する。すると、メモリから読み出されたリード・
データがメモリ・データ・バス７を介してメモリ
制御回路１に取り込まれる。このデータはリー
ド・データ・バス８に出力されASKレジスタ４
にラツチされる。ラツチのタイミングはメモリ制
御回路１からデータ・ラツチ信号２４として
MASKレジスタ４に供給される。 同様にして、SRC領域の最初のアドレスから
データをリードしSRCレジスタ２に取り込む。
SRCレジスタ２のラツチ信号は、やはメモリ制
御回路１からデータ・ラツチ信号２２として供給
される。つづいてDST領域のデータもDSTレジ
スタ３に取り込む。 これら３領域のデータを取り込むとラスタ演算
を開始する。このラスタ演算を司どるのは論理演
算回路５であり、この回路の動作を以下の第１表
を参照して説明する。
成されるデータを２次元の配列状に格納したメモ
リをワード単位でリード・ライトするデータ処理
装置に関し、特にメモリ上に展開された画像デー
タのいわゆるラスタ演算を高速に実行するデータ
処理装置に関する。 従来の技術 近年、ワードプロセツサやイメージ・ワークス
テーシヨン等、文章や画像を簡便に編集できる装
置が普及して来ている。これらの装置に必要な機
能としていわゆるラスタ演算が重要視されて来て
いる。ラスタ演算とは、メモリ上に２次元のビツ
ト・イメージで展開された画像データをある領域
から別の領域に転送する際の論理演算をいう。こ
れらの領域は一般に矩形であり、従来のラスタ演
算は次のようにして行われていた。 画像データの転送元領域をSRC（SOURCE）領
域、転送先領域をDST（DESTINATION）領域
と呼ぶことにする。このSRC領域をDST領域に
転送する際、まずSRC領域の１ワードのデータ
Ａをリードし、続いてこのワードを転送すべき
DST領域の１ワードのデータＢをリードする。
ここでデータＡとデータＢを論理演算し、得られ
たデータをDST領域のもとのワードに書き戻す。
論理演算の種類としてはAND（論理積）、OR（論
理和）、XOR（排他的論理和）、REPLACE（SRC
領域のデータをそのままDST領域に書き込む）
などが選択できる。このような処理をSRC領域、
DST領域の全ワードについて言う。 発明が解決しようとする問題点 ところで、上述したような従来のラスタ演算で
は第３図に示したような２箇所のSRC領域と１
つのDST領域を対象するラスタ演算を行うため
には、一般につぎに３段階の処理を行わなければ
ならなかつた。なお、第３図において黒の部分は
“１”、白の部分は“０”が対応するメモリに書き
込まれているとする。 第１段階：第1SRC領域の反転データとDST領
域をANDとして結果を第１ワーク
領域に格納する。 第２段階：第1SRC領域と第2SRC領域をAND
して結果を第２ワーク領域に格納す
る。 第３段階：第１ワーク領域と第２ワーク領域を
ORして結果をDST領域に格納す
る。 ここで、ワーク領域は、メモリ上の矩形領域
で、SRC領域やDST領域とは別に用意しておく。 これら３つの段階の処理のために、１つの矩形
領域のワード数をＭとすると、6Mワードのリー
ドと3Mワードのライト、合計9M回ものメモリ・
アクセスを必要とした。 このように、第1SRC領域のデータで定義され
た任意形状の領域だけをモデイフアイする処理
は、基本的な矩形領域のラスタ演算の発展形とし
て重要視されているのにもかかわらず、処理が低
速であるという問題があつた。 そこで、本発明は、ラスタ演算を高速処理でき
るデータ処理装置を提供せんとするものである。 問題点を解決するための手段 本発明によるならば、１ワードがＮビツト（Ｎ
は正の整数）で構成されたデータを２次元の配列
状に格納し、転送先領域と第１および第２の転送
元領域とを含む少なくとも３箇所のデータ格納領
域を有するメモリに対して、該３箇所の領域に格
納されたデータを読み出して相互に演算し、該転
送先領域に書き込むデータを発生するデータ処理
装置において、該３箇所の領域の対応する３種類
のアドレスを順次発生して、該領域の各々に格納
されたデータをそれぞれワード毎に読み出すリー
ド手段と、該リード手段によつて読みされた各１
ワードのデータを格納する第１、第２および第３
の記憶手段と、該第１記憶手段および該第２記憶
手段に格納されたデータの相互の演算処理をｎ個
（ｎはｎ≦Ｎの正の整数）のパートに分割し、該
パートの各々における演算種類を個別に選択して
実行できる演算手段と、該演算手段において選択
される演算種類を特定するデータとして該第３記
憶手段に格納されたデータを該演算手段に入力す
る接続手段とを備え、該演算手段が、予め規定さ
れた複数の演算種類から選択された演算種類の演
算を実行するように構成されていることを特徴と
するデータ処理装置が提供される。 作 用 上記した本発明によるデータ転送装置の動作を
第３図を例に説明する。 上記した本発明によるデータ転送装置において
は、REPLACEの論理演算に先だつて第1SRC領
域からデータを読んで、前記第３の記憶手段に格
納しておく。このデータをマスク・データを呼
ぶ。次に、マスク・データの内容によつて、第１
及び第２の記憶手段に格納した第2SRC領域と
DST領域の各ビツトの論理演算の種類を変える。 すなわち、マスク・データの各ビツトを参照
し、“１”であれば論理演算をREPLACEとし、
“０”であればNOP（DST領域のデータをそのま
ま書きもどす）とする。このような処理によつ
て、従来9M回必要だつたメモリ・アクセス回数
を4M回に削減することができる。 従つて、第３図の例では、基本的な処理を、論
理演算をREPLACEとした第2SRC領域からDST
領域への転送として、その転送を第1SRC領域の
データによりマスク処理をする。それ故、マスク
処理をしなければ結果は第2SRC領域のパターン
と同じになる。 このように、本発明は、ラスタ演算そのものに
“マスク処理”の概念を導入して、従来のような
３段階に分割されていた処理を１度で行うことに
より、メモリ・アクセス回数を最小ににして、任
意形状領域のラスタ演算を高速に実行することが
できる。 実施例 次に、本発明のデータ処理装置の実施例を添付
図面を参照して説明する。 実施例 １ 第１図は本発明の第１の実施例を示すブロツク
図である。 第１図に示すデータ処理装置は、メモリ（図示
しない）に対しSRC領域やDST領域のアドレス
を発生してデータのリード／ライトを制御するメ
モリ制御回路１を具備している。そのメモリ制御
回路１には、メモリに対してアドレスを供給する
メモリ・アドレス・バス６と、メモリとのデータ
転送を行うメモリ・データ・バス７と、メモリか
らリードしたデータを転送するリード・データ・
バス８とが結合されている。そして、リード・デ
ータ・バス８には、SRC領域のデータを格納し
ておくSRCレジスタ２と、DST領域のデータを
格納しておくDSTレジスタ３と、マスク・デー
タを格納しておくMASKレジスタ４とが結合さ
れている。 図示のデータ処理装置は、更に、論理演算回路
５を有している。この論理演算回路５は、デー
タ・バス１０，１１，１２をそれぞれ介して、
SRCレジスタ２、DSTレジスタ３、MASKレジ
スタ４からデータが転送され、SRCレジスタ２
のデータとDSTレジスタ３のデータとに対して、
MASKレジスタ４のデータに基づいて論理演算
する論理演算回路５を有している。論理演算回路
５の出力データは、ライト・データ・バス９を介
してメモリ制御回路１へ転送される。 更に、メモリ制御回路１は、メモリに対してリ
ード要求信号２０、ライト要求信号２１をそれぞ
れ出力し、SRCレジスタ２、DSTレジスタ３、
MASKレジスタ４に対してそれぞれデータ・ラ
ツチ信号２２，２３，２４を出力する。 なお、各レジスタ、データ・バスは16ビツト幅
であり、またメモリ上にはSRC領域、DST領域、
およびマスク・データが格納されているMASK
領域が任意に設定できる。メモリの１ワードの構
成は、16画素のデータがパツクされているいわゆ
るプレーン構成である。 動作について詳細に説明する。まず、メモリ制
御回路１があらかじめ設定されたMASK領域の
最初のアドレスをメモリ・アドレス・バス６に出
力し、同時にリード要求信号２０をアクテイブに
する。すると、メモリから読み出されたリード・
データがメモリ・データ・バス７を介してメモリ
制御回路１に取り込まれる。このデータはリー
ド・データ・バス８に出力されASKレジスタ４
にラツチされる。ラツチのタイミングはメモリ制
御回路１からデータ・ラツチ信号２４として
MASKレジスタ４に供給される。 同様にして、SRC領域の最初のアドレスから
データをリードしSRCレジスタ２に取り込む。
SRCレジスタ２のラツチ信号は、やはメモリ制
御回路１からデータ・ラツチ信号２２として供給
される。つづいてDST領域のデータもDSTレジ
スタ３に取り込む。 これら３領域のデータを取り込むとラスタ演算
を開始する。このラスタ演算を司どるのは論理演
算回路５であり、この回路の動作を以下の第１表
を参照して説明する。
【表】
第１表は、ラスタ演算の演算例で、MASKレ
ジスタ４、SRレジスタ２およびDSTレジスタ３
にそれぞれOFFOH、CCCCH、6190H（Ｈは16進数
を表わす）がラツチされた場合の演算結果を示し
てある。この例では、演算種類が２つあり、第１
は、MASKレジスタ４のビツトのうち“１”で
あるビツト位置の演算はREPLACEすなわち
SRCレジスタ２のデータが出力される。第２は、
MASKレジスタ４のビツトのうち“０”である
ビツト位置の演算で、NOPすなわちDSTレジス
タ３のデータが出力される。こうして演算結果
6CCOHが得られる。 さて、論理演算回路５における演算結果はライ
ト・データ・バス９を介してメモリ制御回路１に
入力され、その後、データはメモリ・データ・バ
ス７、アドレス（DST領域のアドレス）はメモ
リ・アドレス・バス６に出力され、同時にライト
要求信号２１がアクテイブになる。 これらの処理をSRC領域、DST領域、MASK
領域の全ワードについて行うと第３図に示したよ
うな処理画像が得られる。 実施例 ２ 次に、本発明の第２の実施例について図面を参
照して説明する。 第２図は本発明の第２の実施例を示すブロツク
図である。 第２図のデータ処理装置は、第１図のデータ処
理装置に次の回路を追加したものである。すなわ
ち、第２図のデータ処理装置は、MASKレジス
タの16ビツト・データのうちの４ビツトを選択す
る選択回路５０と、選択回路５０から出力された
４ビツトのマスク・データを転送するマスク・デ
ータ・バス５１とを具備している。また、第１図
における論理演算回路５の代わりに数値演算回路
５２を備えている。なお、各レジスタ、データ・
バスはマスク・データ・バス５１を除いて16ビツ
ト幅であり、またメモリ上にはSRC領域、DST
領域、およびマスク・データが格納されている
MASK領域が任意に設定できる。メモリの１ワ
ードの構成は、第１の実施例とは異なり、１画素
４ビツトが４画素パツクされているいわゆるピク
セル構成である。 動作について説明する。MASK領域、SRC領
域、DST領域のアドレスを発生して、メモリか
ら読んだデータをMASKレジスタ４、SRCレジ
スタ２、DSTレジスタ３に取り込むところまで
は第１の実施例と同じである。異なるのは、第１
の特徴である取り込んだ３つの領域のデータの演
算の方法である。 第１の実施例では論理演算回路の演算を制御し
ていたのは、マスク・データの16ビツト全てだつ
たが、本実施例の数値演算回路５２の演算を制御
するのは16ビツトのマスク・データのうち選択回
路５０で選択された４ビツトである。最初に選ば
れるのはマスク・データの最上位ビツトから４ビ
ツト（MASKレジスタ４のビツト位置が15〜12）
である。 演算例を以下の第２表に示す。
ジスタ４、SRレジスタ２およびDSTレジスタ３
にそれぞれOFFOH、CCCCH、6190H（Ｈは16進数
を表わす）がラツチされた場合の演算結果を示し
てある。この例では、演算種類が２つあり、第１
は、MASKレジスタ４のビツトのうち“１”で
あるビツト位置の演算はREPLACEすなわち
SRCレジスタ２のデータが出力される。第２は、
MASKレジスタ４のビツトのうち“０”である
ビツト位置の演算で、NOPすなわちDSTレジス
タ３のデータが出力される。こうして演算結果
6CCOHが得られる。 さて、論理演算回路５における演算結果はライ
ト・データ・バス９を介してメモリ制御回路１に
入力され、その後、データはメモリ・データ・バ
ス７、アドレス（DST領域のアドレス）はメモ
リ・アドレス・バス６に出力され、同時にライト
要求信号２１がアクテイブになる。 これらの処理をSRC領域、DST領域、MASK
領域の全ワードについて行うと第３図に示したよ
うな処理画像が得られる。 実施例 ２ 次に、本発明の第２の実施例について図面を参
照して説明する。 第２図は本発明の第２の実施例を示すブロツク
図である。 第２図のデータ処理装置は、第１図のデータ処
理装置に次の回路を追加したものである。すなわ
ち、第２図のデータ処理装置は、MASKレジス
タの16ビツト・データのうちの４ビツトを選択す
る選択回路５０と、選択回路５０から出力された
４ビツトのマスク・データを転送するマスク・デ
ータ・バス５１とを具備している。また、第１図
における論理演算回路５の代わりに数値演算回路
５２を備えている。なお、各レジスタ、データ・
バスはマスク・データ・バス５１を除いて16ビツ
ト幅であり、またメモリ上にはSRC領域、DST
領域、およびマスク・データが格納されている
MASK領域が任意に設定できる。メモリの１ワ
ードの構成は、第１の実施例とは異なり、１画素
４ビツトが４画素パツクされているいわゆるピク
セル構成である。 動作について説明する。MASK領域、SRC領
域、DST領域のアドレスを発生して、メモリか
ら読んだデータをMASKレジスタ４、SRCレジ
スタ２、DSTレジスタ３に取り込むところまで
は第１の実施例と同じである。異なるのは、第１
の特徴である取り込んだ３つの領域のデータの演
算の方法である。 第１の実施例では論理演算回路の演算を制御し
ていたのは、マスク・データの16ビツト全てだつ
たが、本実施例の数値演算回路５２の演算を制御
するのは16ビツトのマスク・データのうち選択回
路５０で選択された４ビツトである。最初に選ば
れるのはマスク・データの最上位ビツトから４ビ
ツト（MASKレジスタ４のビツト位置が15〜12）
である。 演算例を以下の第２表に示す。
【表】
マスク・データが“１”のとき、そのビツトが
対応するSRC領域の４ビツトが出力され、“０”
の時はDST領域の４ビツトが出力される。得ら
れた16ビツト・データは第１の実施例と同じ手順
でメモリに書込まれる。 こうして、最初のワードが処理されたが、本実
施例の第２の特徴は次の処理にある。２番目の
MASK領域のデータを読まないで、SRC領域と
DST領域のデータだけをSRCレジスタ２、DST
レジスタ３に取り込む。さらに、DSTレジスタ
３をラツチすると同時に、そのデータ・ラツチ信
号２３により選択回路５０は次の４ビツト
（MASKレジスタ４のビツト位置が11〜８）をマ
スク・データ・バス５１に出力する。これ以降は
最初のワードの処理と同じである。さらに第３、
第４のワードの処理も同様にマスク・データの選
択を変えて処理を行う。 この時点で最初に読んだマスク・データを全て
参照したことになる。従つて、第５のワードの処
理は最初と同様にMASK領域のデータの読み込
みから始まる。 これらの処理をSRC領域、DST領域、MASK
領域の全ワードについて行うと全ての処理が終了
する。 発明の効果 以上述べたように、本発明によれば論理演算を
制御するマスク・データを逐次リードすることに
より、任意領域のラスタ演算を高速に実行するこ
とができた。これにより、ワードプロセツサやイ
メージ・ワークステーシヨンはもとより、一般の
パーソナル・コンピユータにおける種々のアプリ
ケーシヨンの処理性能を飛躍的に向上させること
ができると考えられる。 なお、実施例では１ワードを16ビツトしたが、
本発明はこれに制限されるものではない。また第
１の実施例において、論理演算としてNOPと
REPLACEを例示したが、AND、OR、XOR等
をはじめ、SRC領域あるいはDST領域からのリ
ード・データを反転してから論理演算するような
高機能の演算回路を備えることも可能である。 さらに、第２の実施例ではマスク・データのリ
ード回数を大幅に削減することにより、より一層
の性能向上を実現できた。この第２の実施例にお
ける数値演算処理は、単純なREPLACEを例に掲
げたが、マスク・データＩ／０によりSRC領域
のデータとDST領域のデータを４ビツトの数値
と考えて、種々の比較演算を行うことも容易に考
えられる。
対応するSRC領域の４ビツトが出力され、“０”
の時はDST領域の４ビツトが出力される。得ら
れた16ビツト・データは第１の実施例と同じ手順
でメモリに書込まれる。 こうして、最初のワードが処理されたが、本実
施例の第２の特徴は次の処理にある。２番目の
MASK領域のデータを読まないで、SRC領域と
DST領域のデータだけをSRCレジスタ２、DST
レジスタ３に取り込む。さらに、DSTレジスタ
３をラツチすると同時に、そのデータ・ラツチ信
号２３により選択回路５０は次の４ビツト
（MASKレジスタ４のビツト位置が11〜８）をマ
スク・データ・バス５１に出力する。これ以降は
最初のワードの処理と同じである。さらに第３、
第４のワードの処理も同様にマスク・データの選
択を変えて処理を行う。 この時点で最初に読んだマスク・データを全て
参照したことになる。従つて、第５のワードの処
理は最初と同様にMASK領域のデータの読み込
みから始まる。 これらの処理をSRC領域、DST領域、MASK
領域の全ワードについて行うと全ての処理が終了
する。 発明の効果 以上述べたように、本発明によれば論理演算を
制御するマスク・データを逐次リードすることに
より、任意領域のラスタ演算を高速に実行するこ
とができた。これにより、ワードプロセツサやイ
メージ・ワークステーシヨンはもとより、一般の
パーソナル・コンピユータにおける種々のアプリ
ケーシヨンの処理性能を飛躍的に向上させること
ができると考えられる。 なお、実施例では１ワードを16ビツトしたが、
本発明はこれに制限されるものではない。また第
１の実施例において、論理演算としてNOPと
REPLACEを例示したが、AND、OR、XOR等
をはじめ、SRC領域あるいはDST領域からのリ
ード・データを反転してから論理演算するような
高機能の演算回路を備えることも可能である。 さらに、第２の実施例ではマスク・データのリ
ード回数を大幅に削減することにより、より一層
の性能向上を実現できた。この第２の実施例にお
ける数値演算処理は、単純なREPLACEを例に掲
げたが、マスク・データＩ／０によりSRC領域
のデータとDST領域のデータを４ビツトの数値
と考えて、種々の比較演算を行うことも容易に考
えられる。
第１図は、ラスタ演算を高速に実行する本発明
によるデータ処理装置の第１の実施例を示すブロ
ツク図、第２図は、ラスタ演算を高速に実行する
本発明によるデータ処理装置の第２の実施例を示
すブロツク図、第３図は、ラスタ演算の具体例を
示す図である。 （主な参照番号）、１……メモリ制御回路、２
……SRCレジスタ、３……DSTレジスタ、４…
…MASKレジスタ、５……論理演算回路、６…
…メモリ・アドレス・バス、７……メモリ・デー
タ・バス、８……リード・データ・バス、９……
ライト・データ・バス、１０，１１，１２……デ
ータ・バス、２０……リード要求信号、２１……
ライト要求信号、２２，２３，２４……データ・
ラツチ信号、５０……選択回路、５１……マス
ク・データ・バス、５２……数値演算回路。
によるデータ処理装置の第１の実施例を示すブロ
ツク図、第２図は、ラスタ演算を高速に実行する
本発明によるデータ処理装置の第２の実施例を示
すブロツク図、第３図は、ラスタ演算の具体例を
示す図である。 （主な参照番号）、１……メモリ制御回路、２
……SRCレジスタ、３……DSTレジスタ、４…
…MASKレジスタ、５……論理演算回路、６…
…メモリ・アドレス・バス、７……メモリ・デー
タ・バス、８……リード・データ・バス、９……
ライト・データ・バス、１０，１１，１２……デ
ータ・バス、２０……リード要求信号、２１……
ライト要求信号、２２，２３，２４……データ・
ラツチ信号、５０……選択回路、５１……マス
ク・データ・バス、５２……数値演算回路。
Claims (1)
- 【特許請求の範囲】 １ １ワードがＮビツト（Ｎは正の整数）で構成
されたデータを２次元の配列状に格納し、転送先
領域と第１および第２の転送元領域とを含む少な
くとも３箇所のデータ格納領域を有するメモリに
対して、該３箇所の領域に格納されたデータを読
み出して相互に演算し、該転送先領域に書き込む
データを発生するデータ処理装置において、 該３箇所の領域の対応する３種類のアドレスを
順次発生して、該領域の各々に格納されたデータ
をそれぞれワード毎に読み出すリード手段と、 該リード手段によつて読みされた各１ワードの
データを格納する第１、第２および第３の記憶手
段と、 該第１記憶手段および該第２記憶手段に格納さ
れたデータの相互の演算処理をｎ個（ｎはｎ≦Ｎ
の正の整数）のパートに分割し、該パートの各々
における演算種類を個別に選択して実行できる演
算手段と、 該演算手段において選択される演算種類を特定
するデータとして該第３記憶手段に格納されたデ
ータを該演算手段に入力する接続手段とを備え、 該演算手段が、予め規定された複数の演算種類
から選択された演算種類の演算を実行するように
構成されていることを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251269A JPH0193868A (ja) | 1987-10-05 | 1987-10-05 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251269A JPH0193868A (ja) | 1987-10-05 | 1987-10-05 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193868A JPH0193868A (ja) | 1989-04-12 |
| JPH0547867B2 true JPH0547867B2 (ja) | 1993-07-19 |
Family
ID=17220278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251269A Granted JPH0193868A (ja) | 1987-10-05 | 1987-10-05 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193868A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4268492B2 (ja) * | 2003-10-02 | 2009-05-27 | 浜松ホトニクス株式会社 | 光検出装置 |
| US20120254588A1 (en) * | 2011-04-01 | 2012-10-04 | Jesus Corbal San Adrian | Systems, apparatuses, and methods for blending two source operands into a single destination using a writemask |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619766A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JP2735173B2 (ja) * | 1985-05-20 | 1998-04-02 | 株式会社日立製作所 | ワンチップメモリデバイス |
-
1987
- 1987-10-05 JP JP62251269A patent/JPH0193868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193868A (ja) | 1989-04-12 |
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Legal Events
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