JPH01132128U - - Google Patents
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- Publication number
- JPH01132128U JPH01132128U JP2849588U JP2849588U JPH01132128U JP H01132128 U JPH01132128 U JP H01132128U JP 2849588 U JP2849588 U JP 2849588U JP 2849588 U JP2849588 U JP 2849588U JP H01132128 U JPH01132128 U JP H01132128U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- flip
- circuits
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Description
第１図は本考案の第１実施例の電気回路図、第
２図は本考案の第２実施例の電気回路図、第３〜
５図はいずれも従来例の電気回路図である。 図において、２，３はＮＡＮＤ回路、７はＤフ
リツプフロツプ、８，９はＮＯＲ回路である。
２図は本考案の第２実施例の電気回路図、第３〜
５図はいずれも従来例の電気回路図である。 図において、２，３はＮＡＮＤ回路、７はＤフ
リツプフロツプ、８，９はＮＯＲ回路である。
Claims (1)
- 【実用新案登録請求の範囲】 セツト信号、リセツト信号を受ける２つのＮＡ
ＮＤ回路２，３またはＮＯＲ回路９，８について
、互いにその出力を他のＮＡＮＤ回路またはＮＯ
Ｒ回路の入力として帰還するように接続してなる
ＲＳフリツプフロツプにおいて、 一方のＮＡＮＤ回路２またはＮＯＲ回路８の出
力をＤフリツプフロツプ７のＤ入力端へ入力し、 該Ｄフリツプフロツプ７の出力を他方のＮＡＮ
Ｄ回路３またはＮＯＲ回路９の入力として帰還す
るように接続してなることを 特徴とする、クロツク同期型ＲＳフリツプフロツ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2849588U JPH01132128U (ja) | 1988-03-03 | 1988-03-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2849588U JPH01132128U (ja) | 1988-03-03 | 1988-03-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132128U true JPH01132128U (ja) | 1989-09-07 |
Family
ID=31251907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2849588U Pending JPH01132128U (ja) | 1988-03-03 | 1988-03-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132128U (ja) |
-
1988
- 1988-03-03 JP JP2849588U patent/JPH01132128U/ja active Pending
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