JPH021927U - - Google Patents
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- Publication number
- JPH021927U JPH021927U JP8080288U JP8080288U JPH021927U JP H021927 U JPH021927 U JP H021927U JP 8080288 U JP8080288 U JP 8080288U JP 8080288 U JP8080288 U JP 8080288U JP H021927 U JPH021927 U JP H021927U
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- JP
- Japan
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- circuit
- state
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- digital circuit
- digital
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Logic Circuits (AREA)
Description
第１図はこの考案の一実施例によるデイジタル
回路の回路図、第２図は第１図の入出力端子の波
形図、第３図は従来のデイジタル回路の回路図、
第４図は第３図の入出力端子の波形図である。 図において、１は入力端子、２は出力端子、３
は出力制御用入力端子、４は可変形遅延回路を示
す。なお、図中、同一符号は同一、または相当部
分を示す。
回路の回路図、第２図は第１図の入出力端子の波
形図、第３図は従来のデイジタル回路の回路図、
第４図は第３図の入出力端子の波形図である。 図において、１は入力端子、２は出力端子、３
は出力制御用入力端子、４は可変形遅延回路を示
す。なお、図中、同一符号は同一、または相当部
分を示す。
Claims (1)
- ３ステイト出力回路をもつデイジタル回路に出
力制御用遅延回路を追加することにより３ステイ
ト状態での出力を接続される外部回路に合せて自
由に設定できるようにしたことを特徴とするデイ
ジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080288U JPH021927U (ja) | 1988-06-17 | 1988-06-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080288U JPH021927U (ja) | 1988-06-17 | 1988-06-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021927U true JPH021927U (ja) | 1990-01-09 |
Family
ID=31305620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8080288U Pending JPH021927U (ja) | 1988-06-17 | 1988-06-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021927U (ja) |
-
1988
- 1988-06-17 JP JP8080288U patent/JPH021927U/ja active Pending