JPH01132135A - バレルシフタ - Google Patents
バレルシフタInfo
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- JPH01132135A JPH01132135A JP62165423A JP16542387A JPH01132135A JP H01132135 A JPH01132135 A JP H01132135A JP 62165423 A JP62165423 A JP 62165423A JP 16542387 A JP16542387 A JP 16542387A JP H01132135 A JPH01132135 A JP H01132135A
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- JP
- Japan
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- selector
- wiring
- input
- terminal
- barrel shifter
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第１１図〜第１３図）
発明が解決しようとする問題点（第１４図）問題点を解
決するための手段（第１Ａ図）作 用（第１Ｂ図） 実施例（第２図〜第１０図） 発明の効果 〔概 要〕 入力ビット数のｎ （＞１）入力１出力セレクタを配列
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン（Ｐ）・、第１アルミニウム層（ＬＡ）により
行い、各セレクタの入力端子および出力端子への外部配
線を第２アルミニウム層（Ｌ Ｂ）により行い、さらに
、各セレクタのＯビットシフト端子、出力端子、および
これらの外部配線は同一直線上に配置し、これにより、
上述の外部配線を直交方向に接続する第１アルミニウム
層の配線レイアウトを単純化せしめたものである。
決するための手段（第１Ａ図）作 用（第１Ｂ図） 実施例（第２図〜第１０図） 発明の効果 〔概 要〕 入力ビット数のｎ （＞１）入力１出力セレクタを配列
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン（Ｐ）・、第１アルミニウム層（ＬＡ）により
行い、各セレクタの入力端子および出力端子への外部配
線を第２アルミニウム層（Ｌ Ｂ）により行い、さらに
、各セレクタのＯビットシフト端子、出力端子、および
これらの外部配線は同一直線上に配置し、これにより、
上述の外部配線を直交方向に接続する第１アルミニウム
層の配線レイアウトを単純化せしめたものである。
本発明は集積回路装置として製造されるバレルシフタに
関する。
関する。
−ａ的なバレルシフタはマルチプレクサ（セレクタ）を
並列に配列し、さらにこれらを層状に配列せしめたもの
である。たとえば、第１１図に示すように、４→ｌセレ
クタ１００〜１１５：２→ｌセレクタ２００〜２１５
： ２→ｌセレクタ３００〜３１５を並列配列し、さ
らに層状に配列せしめである。ここで、各４−１セレク
タ１００〜１１５は制御信号Ｓｌｌ〜５１４により同一
の動作を行い、各２→ｌセレクタ２００〜２１５は制御
信号Ｓ２１．Ｓ２２により同一動作を行い、各２→１セ
レクタ３００〜３１５は制御信号Ｓ３１．Ｓ３２により
同一動作を行う、従って、４→１セレクタ１００−１１
５は、０ビットシフト（入力端子Ａ選択）、４ビット左
シフト（入力端子Ｂ選択）、８ビット左シフト（入力端
子Ｃ選択）、および１２ビット左シフト（入力端子り選
択）を行い、２→１セレクタ２００〜２１５は、θビッ
トシフト（入力端子Ａ選択）および２ビット右シフト（
入力端子Ｂ選択）を行い、２−１セレクタ３００〜３１
５は、１ビット右シフト（入力端子Ａ選択）および２ビ
ット右シフト（入力端子Ｂ選択）を行う。この結果、制
御信号Ｓ１１〜Ｓ１４、Ｓ２１．２２゜Ｓ３１．３２の
組合せに応じてバレルシフタは、入力信号ＩＮ１５〜Ｉ
ＮＯに対してＯビットシフトから１５ビット右シフトを
行い、出力信号０ＵＴ１５〜０ＵＴＯを送出する。
並列に配列し、さらにこれらを層状に配列せしめたもの
である。たとえば、第１１図に示すように、４→ｌセレ
クタ１００〜１１５：２→ｌセレクタ２００〜２１５
： ２→ｌセレクタ３００〜３１５を並列配列し、さ
らに層状に配列せしめである。ここで、各４−１セレク
タ１００〜１１５は制御信号Ｓｌｌ〜５１４により同一
の動作を行い、各２→ｌセレクタ２００〜２１５は制御
信号Ｓ２１．Ｓ２２により同一動作を行い、各２→１セ
レクタ３００〜３１５は制御信号Ｓ３１．Ｓ３２により
同一動作を行う、従って、４→１セレクタ１００−１１
５は、０ビットシフト（入力端子Ａ選択）、４ビット左
シフト（入力端子Ｂ選択）、８ビット左シフト（入力端
子Ｃ選択）、および１２ビット左シフト（入力端子り選
択）を行い、２→１セレクタ２００〜２１５は、θビッ
トシフト（入力端子Ａ選択）および２ビット右シフト（
入力端子Ｂ選択）を行い、２−１セレクタ３００〜３１
５は、１ビット右シフト（入力端子Ａ選択）および２ビ
ット右シフト（入力端子Ｂ選択）を行う。この結果、制
御信号Ｓ１１〜Ｓ１４、Ｓ２１．２２゜Ｓ３１．３２の
組合せに応じてバレルシフタは、入力信号ＩＮ１５〜Ｉ
ＮＯに対してＯビットシフトから１５ビット右シフトを
行い、出力信号０ＵＴ１５〜０ＵＴＯを送出する。
第１１図に示す各４→ｌセレクタおよび２→ｌセレクタ
は、第１２図にその等価回路を示すように、０Ｍ０３回
路により構成できる。従って、ＣＭＯ５）ランジスタを
用いてバレルレジスタを構成できる。
は、第１２図にその等価回路を示すように、０Ｍ０３回
路により構成できる。従って、ＣＭＯ５）ランジスタを
用いてバレルレジスタを構成できる。
その−例として、第１３図に、ＣＭＯＳトランジスタに
おける４−１セレクタのユニットセルの平面図を示す。
おける４−１セレクタのユニットセルの平面図を示す。
なお、２→１セレクタのユニットセルも４→１ユニツト
セルと同一であり、第２アルミニウム層（Ｌ Ｂ）を変
更すればよい。第１３図においては、ユニットセル内の
内部配線はポリシリコン層（Ｐ）および第１アルミニウ
ム層（ＬＡ）のみにより行い、ユニットセル間の配線は
第１アルミニウム層（ＬＡ）と共に第２アルミニウム層
（ＬＢ、図示せず）により行う、このように構成すると
、第２アルミニウム層（Ｌ Ｂ）はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。
セルと同一であり、第２アルミニウム層（Ｌ Ｂ）を変
更すればよい。第１３図においては、ユニットセル内の
内部配線はポリシリコン層（Ｐ）および第１アルミニウ
ム層（ＬＡ）のみにより行い、ユニットセル間の配線は
第１アルミニウム層（ＬＡ）と共に第２アルミニウム層
（ＬＢ、図示せず）により行う、このように構成すると
、第２アルミニウム層（Ｌ Ｂ）はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。
しかしながら、上述のユニットセルを用いた場合、入力
端子Ａ、Ｂ、Ｃ，Ｄの位置と出力端子Ｘの位置とが同一
端にあり、この結果、ユニットセル間の配線が複雑にな
るという問題点があり、さらに、入出力端子Ａ、Ｂ、Ｃ
，Ｄ、Ｘがポリシリコン層（Ｐ）もしくは第１アルミニ
ウム層（ＬＡ）であるので、第１４図に示すごとく、第
１アルミニウム層（ＬＡ）と第２アルミニウム層（ＬＢ
）との接続のためのＬＡ−ＬＢビア（コンタクトホール
）および／あるいはポリシリコン層（Ｐ）と第１アルミ
ニウム層（ＬＡ）との接続のためのＰ−ＬＡビアを必要
とし、この結果、このようなビアの占有面積の増加に伴
い、配線密度が実質的に増加し、レイアウトの自動配線
の効率が低下するという問題点もあった。
端子Ａ、Ｂ、Ｃ，Ｄの位置と出力端子Ｘの位置とが同一
端にあり、この結果、ユニットセル間の配線が複雑にな
るという問題点があり、さらに、入出力端子Ａ、Ｂ、Ｃ
，Ｄ、Ｘがポリシリコン層（Ｐ）もしくは第１アルミニ
ウム層（ＬＡ）であるので、第１４図に示すごとく、第
１アルミニウム層（ＬＡ）と第２アルミニウム層（ＬＢ
）との接続のためのＬＡ−ＬＢビア（コンタクトホール
）および／あるいはポリシリコン層（Ｐ）と第１アルミ
ニウム層（ＬＡ）との接続のためのＰ−ＬＡビアを必要
とし、この結果、このようなビアの占有面積の増加に伴
い、配線密度が実質的に増加し、レイアウトの自動配線
の効率が低下するという問題点もあった。
従って、本発明の目的は、レイアウトを簡素化してレイ
アウトの自動配線の効率を向せしめたバレルシフタを提
供することにある。
アウトの自動配線の効率を向せしめたバレルシフタを提
供することにある。
上述の問題点を解決するための手段は第１Ａ図に示され
る。第１Ａ図においては、セレクタの入力端子Ａ、Ｂ、
Ｃ，Ｄのうち、θビットシフト端子Ａと出力端子Ｘとを
ｙ方向の一直線上に配置させると共に、入力端子Ａ、Ｂ
、Ｃ，Ｄおよび出力端子Ｘへの外部配線をユニットセル
内の配線（Ｐ。
る。第１Ａ図においては、セレクタの入力端子Ａ、Ｂ、
Ｃ，Ｄのうち、θビットシフト端子Ａと出力端子Ｘとを
ｙ方向の一直線上に配置させると共に、入力端子Ａ、Ｂ
、Ｃ，Ｄおよび出力端子Ｘへの外部配線をユニットセル
内の配線（Ｐ。
ＬＡ）と異なる配線（ＬＢ）で行うものである。
上述の手段によれば、第１Ｂ図に示すように、各ユニッ
トセルには、配線（Ｌ Ｂ）がｙ方向に０ビフトシフト
入力端子Ａと出力端子Ｘ上に配置され、また、他の入力
端子Ｂ、Ｃ，Ｄにもｙ方向に配線（Ｌ Ｂ）が配置され
る。このようにして、ユニットセルの入出力端子への接
続のためのビアは存在しない、なお、配線（Ｌ Ｂ）に
は、後述のごとく、χ方向の配線（ＬＡ）との接続のた
めのビアは存在するが、上述のユニットセルの入出力端
子へのとアがユニットセル間に存在しない分、χ方向の
配線（ＬＢ）のレイアウトは容易となる。
トセルには、配線（Ｌ Ｂ）がｙ方向に０ビフトシフト
入力端子Ａと出力端子Ｘ上に配置され、また、他の入力
端子Ｂ、Ｃ，Ｄにもｙ方向に配線（Ｌ Ｂ）が配置され
る。このようにして、ユニットセルの入出力端子への接
続のためのビアは存在しない、なお、配線（Ｌ Ｂ）に
は、後述のごとく、χ方向の配線（ＬＡ）との接続のた
めのビアは存在するが、上述のユニットセルの入出力端
子へのとアがユニットセル間に存在しない分、χ方向の
配線（ＬＢ）のレイアウトは容易となる。
第２図は本発明に係るバレルシフタの一セレクタのユニ
ットセルの平面図を示す、第２図においては、ユニット
セルの入出力端子へは第２アルミニウム層（Ｌ Ｂ）が
ＬＡ−ＬＢビアを介して直接接続される。ユニットセル
内においても、各第２アルミニウム層（ＬＢ）はｙ方向
に平行であ、る。
ットセルの平面図を示す、第２図においては、ユニット
セルの入出力端子へは第２アルミニウム層（Ｌ Ｂ）が
ＬＡ−ＬＢビアを介して直接接続される。ユニットセル
内においても、各第２アルミニウム層（ＬＢ）はｙ方向
に平行であ、る。
また、０ビットシフト入力端子Ａと出力端子Ｘとはｙ方
向の同一直線上に位置している。第２図のユニットセル
の等価回路をその入出力端子位置が明確になるように第
３図に示す。
向の同一直線上に位置している。第２図のユニットセル
の等価回路をその入出力端子位置が明確になるように第
３図に示す。
第４図、第５図に２→１セレクタの配線例を示す。第４
図のごとく配線すると、０．２ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子Ａ
を選択すると、０ビットシフト動作であり、各セレクタ
の入力端子Ｂを選択すると、２ビット右シフト動作であ
る。また、第５図のごとく配線すると０．２ビット左シ
フトのバレルシフタが構成できる。つまり、各セレクタ
の入力端子Ａを選択すると、θビットシフト動作であり
、各セレクタの入力端子Ｂを選択すると、２ビット左シ
フト動作である。
図のごとく配線すると、０．２ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子Ａ
を選択すると、０ビットシフト動作であり、各セレクタ
の入力端子Ｂを選択すると、２ビット右シフト動作であ
る。また、第５図のごとく配線すると０．２ビット左シ
フトのバレルシフタが構成できる。つまり、各セレクタ
の入力端子Ａを選択すると、θビットシフト動作であり
、各セレクタの入力端子Ｂを選択すると、２ビット左シ
フト動作である。
第６図、第７図もまた２→１セレクタの配線例を示す、
第６図、第７図は第４図、第５図にそれぞれ対応するも
のであって、入力端子Ａ、Ｂの位置のみが異なる。すな
わち、第６図、第７図のごとくユニットセルの端子位置
を決定すると、ユニットセル間の第１アルミニウム層（
ＬＡ）と第２アルミニウム層（Ｌ Ｂ）との交差の数が
減少すると共に、第１アルミニウム層（ＬＡ）の長さも
減少する。この結果、ユニットセル間の配線密度は低下
し、配線レイアウトが容易となる。
第６図、第７図は第４図、第５図にそれぞれ対応するも
のであって、入力端子Ａ、Ｂの位置のみが異なる。すな
わち、第６図、第７図のごとくユニットセルの端子位置
を決定すると、ユニットセル間の第１アルミニウム層（
ＬＡ）と第２アルミニウム層（Ｌ Ｂ）との交差の数が
減少すると共に、第１アルミニウム層（ＬＡ）の長さも
減少する。この結果、ユニットセル間の配線密度は低下
し、配線レイアウトが容易となる。
第８図は４−１セレクタの配線例を示す、第８図におい
ては、χ方向に配列されたセレクタ群の入力端子Ａおよ
び出力端子Ｘは、他のχ方向に配列されたセレクタ群の
入力端子Ａおよび出力端子Ｘと同一直線上に位置する。
ては、χ方向に配列されたセレクタ群の入力端子Ａおよ
び出力端子Ｘは、他のχ方向に配列されたセレクタ群の
入力端子Ａおよび出力端子Ｘと同一直線上に位置する。
この結果、バレルシフタ全体において、第２アルミニウ
ム層（Ｌ Ｂ）の配線レイアウトは容易かつ簡略化され
る。
ム層（Ｌ Ｂ）の配線レイアウトは容易かつ簡略化され
る。
第９図は４→ｌセレクタおよび２→１セレクタが混在し
た配置例を示す、この場合にも、χ方向のセレクタ群の
入力端子Ａおよび出力端子Ｘは他のχ方向のセレクタ群
の入力端子Ａおよび出力端子Ｘとｙ方向の同一直線上に
配置される。さらに、２−１セレクタの入力端子Ｂの位
置は、第２アルミニウム層（ＬＢ）の規則性を保持する
ように決定されている。
た配置例を示す、この場合にも、χ方向のセレクタ群の
入力端子Ａおよび出力端子Ｘは他のχ方向のセレクタ群
の入力端子Ａおよび出力端子Ｘとｙ方向の同一直線上に
配置される。さらに、２−１セレクタの入力端子Ｂの位
置は、第２アルミニウム層（ＬＢ）の規則性を保持する
ように決定されている。
第１０図はさらに４→ｌセレクタおよび２−１セレクタ
の配置例を示すものであって、Ｏ〜７ビット右シフトバ
レルシフタを構成する。４−１セレクタで構成される第
１のシフタは、制御信号Ｓ１１〜Ｓ１４に応じて、０ビ
ットシフト、２ビット右シフト、４ビット右シフト、６
ビット右シフト、および６ビット右シフトを行い、２−
１セレクタで構成される第２のシフタは、０ビットシフ
ト、２ビット右シフトを行う、従って、全体で０〜７ビ
ットの右シフトを行える。たとえば、第１のシックにお
いて、入力端子Ｃを選択し、第２のシフタにおいて、入
力端子Ｂを選択すると、５ビット右シフトが行われる。
の配置例を示すものであって、Ｏ〜７ビット右シフトバ
レルシフタを構成する。４−１セレクタで構成される第
１のシフタは、制御信号Ｓ１１〜Ｓ１４に応じて、０ビ
ットシフト、２ビット右シフト、４ビット右シフト、６
ビット右シフト、および６ビット右シフトを行い、２−
１セレクタで構成される第２のシフタは、０ビットシフ
ト、２ビット右シフトを行う、従って、全体で０〜７ビ
ットの右シフトを行える。たとえば、第１のシックにお
いて、入力端子Ｃを選択し、第２のシフタにおいて、入
力端子Ｂを選択すると、５ビット右シフトが行われる。
この場合においても、第２アルミニウム層（Ｌ Ｂ）の
配線レイアウトは容易かつ簡略化される。
配線レイアウトは容易かつ簡略化される。
以上説明したように本発明によれば、ユニットセルの内
部配線と異なるユニットセル間の配線（ＬＢ）の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線（ＬＢ）の配線レイアウトも容易かつ簡略
化され、バレルシフタの全体の配線効率を向上できる。
部配線と異なるユニットセル間の配線（ＬＢ）の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線（ＬＢ）の配線レイアウトも容易かつ簡略
化され、バレルシフタの全体の配線効率を向上できる。
第１Ａ図は本発明の原理構成を示す図、第１Ｂ図は本発
明の詳細な説明する配線図、第２図は本発明に係るバレ
ルシフタのセレクタのユニットセル平面図、 第３図は第２図の等価回路図、 第４図〜第１０図は本発明に係るバレルシフタの配線図
、 第１１図は一般的なバレルシフタのブロック回路図、 第１２図は第１１図のセレクタの回路図、第１３図は従
来のセレクタのユニットセル平面図、 第１４図は従来のユニットセル外の配線図である。 Ｐ・・・ポリシリコン層、 ＬＡ・・・第１アルミニウム層、 ＬＢ・・・第２アルミニウム層、 Ｐ−ＬＡ・・・ポリシリコン−第１アルミニウムビア、 ＬＡ−ＬＢ・・・第１１第２アルミニウムビア、Ａ、Ｂ
、Ｃ，Ｄ・・・セレクタの入力端子、Ｘ・・・セレクタ
の出力端子。
明の詳細な説明する配線図、第２図は本発明に係るバレ
ルシフタのセレクタのユニットセル平面図、 第３図は第２図の等価回路図、 第４図〜第１０図は本発明に係るバレルシフタの配線図
、 第１１図は一般的なバレルシフタのブロック回路図、 第１２図は第１１図のセレクタの回路図、第１３図は従
来のセレクタのユニットセル平面図、 第１４図は従来のユニットセル外の配線図である。 Ｐ・・・ポリシリコン層、 ＬＡ・・・第１アルミニウム層、 ＬＢ・・・第２アルミニウム層、 Ｐ−ＬＡ・・・ポリシリコン−第１アルミニウムビア、 ＬＡ−ＬＢ・・・第１１第２アルミニウムビア、Ａ、Ｂ
、Ｃ，Ｄ・・・セレクタの入力端子、Ｘ・・・セレクタ
の出力端子。
Claims (1)
- 【特許請求の範囲】 １、入力ビット数のｎ（＞１）入力１出力セレクタをｘ
方向に並列に配列し、さらに、該並列接続されたセレク
タをｙ方向に層状に配列して接続せしめたバレルシフタ
であって、 前記各セレクタの内部配線層（Ｐ、ＬＡ）と異なる配線
層（ＬＡ、ＬＢ）により前記各セレクタの入力端子（Ａ
、Ｂ、Ｃ、Ｄ）および出力端子（Ｘ）への外部配線を行
い、 前記入力端子のうち０ビットシフト端子（Ａ）の位置を
前記各セレクタに対して固定し、 前記各セレクタにおいて前記０ビットシフト端子、前記
出力端子およびこれらの外部配線を前記ｙ方向の同一直
線上に配置したバレルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165423A JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165423A JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132135A true JPH01132135A (ja) | 1989-05-24 |
| JP2528129B2 JP2528129B2 (ja) | 1996-08-28 |
Family
ID=15812141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165423A Expired - Lifetime JP2528129B2 (ja) | 1987-07-03 | 1987-07-03 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528129B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510549B1 (en) | 1999-02-17 | 2003-01-21 | Nec Corporation | Method of designing a semiconductor integrated circuit device in a short time |
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2744159B2 (ja) | 1991-11-27 | 1998-04-28 | 三洋電機株式会社 | 半導体集積回路 |
-
1987
- 1987-07-03 JP JP62165423A patent/JP2528129B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510549B1 (en) | 1999-02-17 | 2003-01-21 | Nec Corporation | Method of designing a semiconductor integrated circuit device in a short time |
| JP2008502975A (ja) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置 |
| US9239702B2 (en) | 2004-06-16 | 2016-01-19 | Intel Corporation | Data processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2528129B2 (ja) | 1996-08-28 |
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