JPS5843904B2 - 半導体装置の製作方法 - Google Patents
半導体装置の製作方法Info
- Publication number
- JPS5843904B2 JPS5843904B2 JP51138610A JP13861076A JPS5843904B2 JP S5843904 B2 JPS5843904 B2 JP S5843904B2 JP 51138610 A JP51138610 A JP 51138610A JP 13861076 A JP13861076 A JP 13861076A JP S5843904 B2 JPS5843904 B2 JP S5843904B2
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- JP
- Japan
- Prior art keywords
- circuit
- channel
- semiconductor device
- stages
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、各種のＣＭＯ８論理回路を簡単Ｉこ構成でき
る半導体装置の製作方法に関する。
る半導体装置の製作方法に関する。
ＣＭＯ３ＦＥＴの組合せからなる論理回路は、従来はそ
の要求された論理回路ごとにそれぞれパターンを設計し
、各トランジスタの配列の仕方、コンタクトの取り方、
出力段の構成その他をその都度考えていたしかしこの方
式では手数がか＼す、集積度が犬になった場合の計算機
処理ではもつと画一的、機械的処理が望まれてくる。
の要求された論理回路ごとにそれぞれパターンを設計し
、各トランジスタの配列の仕方、コンタクトの取り方、
出力段の構成その他をその都度考えていたしかしこの方
式では手数がか＼す、集積度が犬になった場合の計算機
処理ではもつと画一的、機械的処理が望まれてくる。
本発明はこのような要求に応えようとするもので、パフ
ォーマンスは若干落ちるとしても、予め基準の型のトラ
ンジスタ対を多数所定のパターンで配列しておき、単に
配線、それも交叉部のない直線状の配線を施すだけで所
望の各種の論理回路を構成し得るようｌこしようとする
ものである。
ォーマンスは若干落ちるとしても、予め基準の型のトラ
ンジスタ対を多数所定のパターンで配列しておき、単に
配線、それも交叉部のない直線状の配線を施すだけで所
望の各種の論理回路を構成し得るようｌこしようとする
ものである。
本発明の半導体装置の製作方法は半導体基板に、各々独
立したソース領域およびドレイン領域を備え、ゲート電
極はＰチャンネル側およびＮチャンネル側各トランジス
タのそれを連結させたＰ、Ｎチャンネルトランジスタ対
を複数個配列し、その配列方向に沿って平行に延びる複
数本の導体パターンによりソースおよびドレイン領域の
結線を行なってＣＭ ＯＳ論理回路を構成することを特
徴とするが、次ｌこ図面を参照しながらこれを詳細に説
明する。
立したソース領域およびドレイン領域を備え、ゲート電
極はＰチャンネル側およびＮチャンネル側各トランジス
タのそれを連結させたＰ、Ｎチャンネルトランジスタ対
を複数個配列し、その配列方向に沿って平行に延びる複
数本の導体パターンによりソースおよびドレイン領域の
結線を行なってＣＭ ＯＳ論理回路を構成することを特
徴とするが、次ｌこ図面を参照しながらこれを詳細に説
明する。
第１図ａ、ｂ、ｃは本発明の実施例を示す。
これらの図において、Ａ−Ｇは入力信号であり第１図ａ
に示される如く、入力ＡとＢは２人カアンド回路Ａ１に
加え、アンド回路Ａ、の出力は入力Ｃと共に２人カオア
回路Ｒ１に加え、オア回路Ｒ１の出力は入力りとＥが加
えられる２人カオア回路Ｒ２の出力と共に２人カアンド
回路Ａ２に加え、アンド回路Ａ２の出力は入力ＦとＧが
加えられる２人カアンド回路Ａ３の出力と共にノア回路
Ｒ４に加え、ノア回路Ｒ４の出力はインバータからなる
バッファ回路ＢＰを通して出力する。
に示される如く、入力ＡとＢは２人カアンド回路Ａ１に
加え、アンド回路Ａ、の出力は入力Ｃと共に２人カオア
回路Ｒ１に加え、オア回路Ｒ１の出力は入力りとＥが加
えられる２人カオア回路Ｒ２の出力と共に２人カアンド
回路Ａ２に加え、アンド回路Ａ２の出力は入力ＦとＧが
加えられる２人カアンド回路Ａ３の出力と共にノア回路
Ｒ４に加え、ノア回路Ｒ４の出力はインバータからなる
バッファ回路ＢＰを通して出力する。
第１図すはかＳる論理回路をＰ−ｆヤンネルＦＥＴ列Ｐ
とＮチャンネルＦＥＴ列ＮによるＣＭＯ８回路で構成し
たものであり、並列接続したＰチャンネルＦＥＴ Ｐ
ＡとＰＢおよび直列接続したＮチャンネルＦＥＴ Ｎ
ＡとＮＢがアンド回路Ａ１を、またＰＡ 、ＰＢの並列
接続に直列に接続されたＰチャンネルＦＥＴ ＰＣと
ＮＡ、ＮＢの直列接続と並列に接続されたＮチャンネル
ＦＥＴ Ｎｏがオア回路Ｒ１を構成する。
とＮチャンネルＦＥＴ列ＮによるＣＭＯ８回路で構成し
たものであり、並列接続したＰチャンネルＦＥＴ Ｐ
ＡとＰＢおよび直列接続したＮチャンネルＦＥＴ Ｎ
ＡとＮＢがアンド回路Ａ１を、またＰＡ 、ＰＢの並列
接続に直列に接続されたＰチャンネルＦＥＴ ＰＣと
ＮＡ、ＮＢの直列接続と並列に接続されたＮチャンネル
ＦＥＴ Ｎｏがオア回路Ｒ１を構成する。
また直列接続されたＰチャンネルＦＥＴ ＰＤ、ＰＥ
と並列接続されたＮチャンネルＦＥＴ ＮＤ、ＮＥが
オア回路Ｒ２を構成し、また並列接続されたＰチャンネ
ルＦＥＴ ｐｐＰＧと直列接続されたＮチャンネルＦＥ
Ｔ ＮＦＮＧがアンド回路Ａ３を構成する更にアンド回
路Ａ２はＰＡ−ＰＣとＰＤ、ＰＥの並列接続およびＮＡ
−ＮｏとＮＤ、ＮＥの直列接続で構成され、ノア回路Ｒ
４はＰＡ−ＰＥとＰＦ、ＰＧの直列接続およびＮＡ−Ｎ
ＥとＮＦ、ＮＧの並列接続で構成される。
と並列接続されたＮチャンネルＦＥＴ ＮＤ、ＮＥが
オア回路Ｒ２を構成し、また並列接続されたＰチャンネ
ルＦＥＴ ｐｐＰＧと直列接続されたＮチャンネルＦＥ
Ｔ ＮＦＮＧがアンド回路Ａ３を構成する更にアンド回
路Ａ２はＰＡ−ＰＣとＰＤ、ＰＥの並列接続およびＮＡ
−ＮｏとＮＤ、ＮＥの直列接続で構成され、ノア回路Ｒ
４はＰＡ−ＰＥとＰＦ、ＰＧの直列接続およびＮＡ−Ｎ
ＥとＮＦ、ＮＧの並列接続で構成される。
即ちＣＭＯ８回路では、アンド回路はＰチャンネルでは
並列接続、Ｎチャンネルでは直列接続となり、オア回路
はＰチャンネルでは直列接続、Ｎチャンネルでは並列接
続となる。
並列接続、Ｎチャンネルでは直列接続となり、オア回路
はＰチャンネルでは直列接続、Ｎチャンネルでは並列接
続となる。
バッファ回路ＢＦは、３個並列のＰチャンネルＦＥＴＰ
１〜Ｐ３とＮチャンネルＦＥＴ Ｎｌ−Ｎ３を直列接
続してなる。
１〜Ｐ３とＮチャンネルＦＥＴ Ｎｌ−Ｎ３を直列接
続してなる。
第１図Ｃはこの第１図ａまたはｂに示す論理回路を本発
明の半導体装置により構成した具体例を示す。
明の半導体装置により構成した具体例を示す。
この図に示すようにまず本発明では半導体基板ＳＵＢ上
にソース領域Ｓ１ ドレイン領域Ｄ１ゲート電極Ｇから
なる多数のＦＥＴ素子を、上段にＰチャンネル型のそれ
、下段にＮチャンネル型のそれと区分して直線状に並べ
て多数構成する。
にソース領域Ｓ１ ドレイン領域Ｄ１ゲート電極Ｇから
なる多数のＦＥＴ素子を、上段にＰチャンネル型のそれ
、下段にＮチャンネル型のそれと区分して直線状に並べ
て多数構成する。
隣接する各ＦＥＴのソース領域Ｓおよびドレイン領域り
は互いに独立させておき、ゲート電極ＧはＰチャンネル
ＦＥＴとＮチャンネルＦＥＴのそれを互いに接続してお
く。
は互いに独立させておき、ゲート電極ＧはＰチャンネル
ＦＥＴとＮチャンネルＦＥＴのそれを互いに接続してお
く。
この様な基板は予め半完成品としておいても、またはそ
の都変製作してもよいが、いずれにしてもか＼る基板を
用いるとＣＭＯ８論理回路は簡単に構成できる。
の都変製作してもよいが、いずれにしてもか＼る基板を
用いるとＣＭＯ８論理回路は簡単に構成できる。
即ち第１図ａ、ｂに示す論理回路を構成するにはＰ、Ｎ
ヂャンネル型各ＦＥＴ上にそれぞれ連続または断続する
３本の、ＦＥＴ対の配列方向Ｑこ沿って延びる平行な配
線Ｌ１． Ｌ２． Ｌ３およびＬ４． Ｌ５． Ｌ６を
施し、網線をけして示す如く窓Ｗをあけてコンタクトを
とればよい。
ヂャンネル型各ＦＥＴ上にそれぞれ連続または断続する
３本の、ＦＥＴ対の配列方向Ｑこ沿って延びる平行な配
線Ｌ１． Ｌ２． Ｌ３およびＬ４． Ｌ５． Ｌ６を
施し、網線をけして示す如く窓Ｗをあけてコンタクトを
とればよい。
この配線により例えばトランジスタＰＡのドレインはＶ
ＤＤ線Ｌ線区１ソースはトランジスタＰＢのソースに、
ＰＢのドレインはＶＤＤ線Ｌ線区１続され、またトラン
ジスタＮＡのドレインは中間出力線Ｌ４に、ソースはト
ランジスタＮＢのドレインに接続され、アンド回路Ａ１
が構成される。
ＤＤ線Ｌ線区１ソースはトランジスタＰＢのソースに、
ＰＢのドレインはＶＤＤ線Ｌ線区１続され、またトラン
ジスタＮＡのドレインは中間出力線Ｌ４に、ソースはト
ランジスタＮＢのドレインに接続され、アンド回路Ａ１
が構成される。
他のアンド、オア回路等についても同様である。
トランジスタＰ１〜Ｎ３からなるバッファとなるインバ
ータ部も同様である。
ータ部も同様である。
この半導体装置ではＰチャンネル、Ｎチャンネル各ＦＥ
Ｔ側とも３段を越えない範囲で形成できるすべての論理
回路を、配線のみの変更で簡単に構成できる。
Ｔ側とも３段を越えない範囲で形成できるすべての論理
回路を、配線のみの変更で簡単に構成できる。
配線を各３本でなく４本以上にして４段以上の論理回路
も構成可能ではあるが、段数が余り増加すると動作遅延
が目立ち、実用上問題が生じてくる。
も構成可能ではあるが、段数が余り増加すると動作遅延
が目立ち、実用上問題が生じてくる。
３段積みの論理回路は８２種類あり、４段積みは３４３
０種類ある。
０種類ある。
従って本発明の半導体装置は相当に多数の論理回路の製
作に利用できる。
作に利用できる。
この段数を論理図から判断する方法を述べると、Ｐチャ
ンネル側ではオア回路に着目し、またＮチャンネル側で
はアンド回路に着目し、これらがあれば２段とする。
ンネル側ではオア回路に着目し、またＮチャンネル側で
はアンド回路に着目し、これらがあれば２段とする。
第１図ａの回路で言えば、Ｐチャンネル側についてはア
ンド回路Ａ１は１段で、入力Ｃ等と同様に考えてよく、
次のオア回路Ｒ１は２段となり、オア回路Ｒ２の２段と
同じになる。
ンド回路Ａ１は１段で、入力Ｃ等と同様に考えてよく、
次のオア回路Ｒ１は２段となり、オア回路Ｒ２の２段と
同じになる。
次のアンド回路Ａ２．Ａ３も段数的には数えなくてよく
、しかし次のノア回路Ｒ４（段数的（こはオアと同じ）
は２段つまり１段プラスとなり、全体で３段になる。
、しかし次のノア回路Ｒ４（段数的（こはオアと同じ）
は２段つまり１段プラスとなり、全体で３段になる。
Ｎチャンネル側ではアンド回路とオア回路を入れ換えて
考え、初段アンド回路Ａ１が２段、次のアンド回路Ａ２
がプラス１段、で計３段、これとノア回路Ｒ４に並列に
入るアンド回路Ａ３は２段であるから多い方をとって３
段、オア回路Ｒ１，ｒｔ２゜Ｒ４は０段であるから結局
本回路はＮ（ヤンネル側も３段となる。
考え、初段アンド回路Ａ１が２段、次のアンド回路Ａ２
がプラス１段、で計３段、これとノア回路Ｒ４に並列に
入るアンド回路Ａ３は２段であるから多い方をとって３
段、オア回路Ｒ１，ｒｔ２゜Ｒ４は０段であるから結局
本回路はＮ（ヤンネル側も３段となる。
３段積み論理回路は本半導体装置によれば、Ｐ。
Ｎ各チャンネル側ともＬ１〜Ｌ３．Ｌ４〜Ｌ６の３本の
導線で交叉することなく必要な結線を行なうことができ
る。
導線で交叉することなく必要な結線を行なうことができ
る。
但し、入力信号Ａ、Ｂ、Ｃ・・・・・・の順序は任意で
はなく、図示の如き所定の順序に固定される。
はなく、図示の如き所定の順序に固定される。
従って場合（こよっては入力端子と本装置との間に入力
信号の順序を入れ換えるピンスクランブルが必要である
。
信号の順序を入れ換えるピンスクランブルが必要である
。
第２図はこのピンスクランブルの例を示す。
この図においてＩＮはＡ−Ｆからなる入力、ＬＳは第１
図に示した如きＣＭＯ８複合論理セル、ＰＳはピンスク
ランブル部、ＯＵＴは出力端である。
図に示した如きＣＭＯ８複合論理セル、ＰＳはピンスク
ランブル部、ＯＵＴは出力端である。
第１図に示す様な論理セルを多数用いることにより多入
力、多出力の論理ゲート配列を作ることができるが、こ
の場合、論理の種類によって論理セルの入力の順序が異
なることがあるが、これにはピンスクランブル部ＰＳで
入力の順序換えを行なえばよい。
力、多出力の論理ゲート配列を作ることができるが、こ
の場合、論理の種類によって論理セルの入力の順序が異
なることがあるが、これにはピンスクランブル部ＰＳで
入力の順序換えを行なえばよい。
このピンスクランブル部ＰＳは、各セルＬＳのゲートを
延長し交叉線Ｌａ 、 Ｌｂ・・・・・・により所定ゲ
ート間を接続したもので、これにより各論理セルに所望
の順序で人力Ａ、 −Ｇを加えることが可能となる。
延長し交叉線Ｌａ 、 Ｌｂ・・・・・・により所定ゲ
ート間を接続したもので、これにより各論理セルに所望
の順序で人力Ａ、 −Ｇを加えることが可能となる。
またこの半導体装置で７１使用素子対は人力数に従って
定まり、本例の如きＡ−Ｆ７人力では７対を用いる。
定まり、本例の如きＡ−Ｆ７人力では７対を用いる。
周知のようにＣＭＯ８論理回路は出力がＶＳＳかＶＤＤ
かのレシオレスタイプであり、トランジスタのサイズを
変えずに直列接続を行ｒｆつでも出力レベルに影響はな
い。
かのレシオレスタイプであり、トランジスタのサイズを
変えずに直列接続を行ｒｆつでも出力レベルに影響はな
い。
これはパターンレイアウト上非常に有効であり、本発明
の半導体装置でも各トランジスタのサイズは一定にして
いる。
の半導体装置でも各トランジスタのサイズは一定にして
いる。
しかしこの場合直列接続段数が大きくなると回路のイン
ピーダンスが大きくなり、遅延時間が犬になる。
ピーダンスが大きくなり、遅延時間が犬になる。
そこで本発明ではバッファＢＦを入れて（このファンア
ウトは１である）段数毎に回路の特性を規格化している
。
ウトは１である）段数毎に回路の特性を規格化している
。
バッファ段にＦＥＴを３個並列接続したのは容量の関係
であり、個数はこれに限定するものではない。
であり、個数はこれに限定するものではない。
こ和、はＣＡＤ（コンピュータエイプントデザイン）で
のＬＳＩ設計に有効である。
のＬＳＩ設計に有効である。
以上詳細に説明したように本発明によればＣＭＯ８論理
回路のレイアウトを機械的に行なうことが可能になり、
設計、製作が非常に容易になる。
回路のレイアウトを機械的に行なうことが可能になり、
設計、製作が非常に容易になる。
第１図ａ、ｂ、ｃは本発明の第１の実施例を示す論理図
および配線図、第２図はピンスクランブルの例を示す配
線図である。 図面でＳＵＢは半導体基板、Ｓはソース領域、Ｄはドレ
イン領域、Ｇはゲート電極、Ｌ１〜Ｌ６は導体パターン
、ＢＦはバッファを構成するインバータである。
および配線図、第２図はピンスクランブルの例を示す配
線図である。 図面でＳＵＢは半導体基板、Ｓはソース領域、Ｄはドレ
イン領域、Ｇはゲート電極、Ｌ１〜Ｌ６は導体パターン
、ＢＦはバッファを構成するインバータである。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板ｌこ、各々独立したソース領域およびド
レイン領域を備え、ゲート電極はＰチャンネル側および
Ｎチャンネル側各トランジスタのそれを連結させたＰ、
Ｎチャンネルトランジスタ対を複数個配列し、その配列
方向に沿って平行に延びる複数本の導体パターンにより
ソースおよびドレイン領域の結線を行なってＣＭＯ８論
理回路を構成することを特徴とした半導体装置の製作方
法。 ２ Ｐ、Ｎチャンネルトランジスタ対の一部で、ＣＭ
Ｏ８論理回路の回路特性を規格化するインバータを構成
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138610A JPS5843904B2 (ja) | 1976-11-18 | 1976-11-18 | 半導体装置の製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138610A JPS5843904B2 (ja) | 1976-11-18 | 1976-11-18 | 半導体装置の製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363877A JPS5363877A (en) | 1978-06-07 |
| JPS5843904B2 true JPS5843904B2 (ja) | 1983-09-29 |
Family
ID=15226096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51138610A Expired JPS5843904B2 (ja) | 1976-11-18 | 1976-11-18 | 半導体装置の製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843904B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0169602U (ja) * | 1987-10-28 | 1989-05-09 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844592Y2 (ja) * | 1979-04-16 | 1983-10-08 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5745948A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS5758334A (en) * | 1980-09-24 | 1982-04-08 | Nec Corp | Manufacture of integrated circuit |
| JPS58213448A (ja) * | 1982-06-07 | 1983-12-12 | Hitachi Ltd | 負荷駆動方式 |
| TW310470B (ja) * | 1995-05-01 | 1997-07-11 | Micron Technology Inc |
-
1976
- 1976-11-18 JP JP51138610A patent/JPS5843904B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0169602U (ja) * | 1987-10-28 | 1989-05-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5363877A (en) | 1978-06-07 |
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